1. 低成本ARM+FPGA协同开发平台设计与实现

在嵌入式系统工程实践中，单一处理器架构常面临性能瓶颈与功能边界限制。当需要同时满足实时控制、高速信号处理与灵活逻辑重构能力时，ARM微控制器与FPGA的异构协同架构便展现出独特优势。本方案聚焦于一种极具成本效益的硬件组合：STM32F103C6T6（ARM Cortex-M3内核）与AG1280（国产FPGA），整板BOM成本严格控制在10元人民币以内。该方案并非追求极致性能，而是面向电子爱好者与初学者构建一个可触摸、可焊接、可调试的入门级协同计算平台。其核心价值在于以极低门槛揭示ARM的顺序执行思维与FPGA的并行数据流思维如何在物理层面交汇、在协议层面握手、在功能层面互补。

1.1 硬件选型依据与资源边界分析

选择STM32F103C6T6作为ARM侧主控，是综合考量其成熟度、生态支持与成本后的理性决策。该芯片采用LQFP48封装，主频72MHz，片上资源包括：32KB Flash、6KB SRAM、1个USART、1个SPI、2个I²C、2个16位定时器（TIM2/TIM3）、1个基本定时器（TIM6）。其关键约束在于—— 仅具备单路SPI外设 ，且无FSMC总线接口，这意味着与FPGA的高速并行通信被排除，SPI成为唯一可行的片间总线。这一限制非但不是缺陷，反而是教学设计的精妙起点：它强制开发者深入理解SPI协议的时序细节、数据打包策略与状态机设计，避免依赖高级抽象而丧失底层掌控力。

FPGA侧选用AGM半导体的AG1280芯片（字幕中误记为AG120/AG280，根据官方文档及封装QFN48确认为AG1280），其逻辑单元（LE）数量为1280个，嵌入式RAM总量达68KB，集成锁相环（PLL）与时钟管理单元。该器件采用QFN48封装，引脚间距0.5mm，对焊接工艺提出一定要求，但相较于BGA封装，仍属爱好者可手工焊接范畴。其资源规模决定了它无法运行Linux或复杂软核，但足以实现多路独立PWM波形发生器、双通道频率计数器、SPI从机逻辑及状态指示等基础数字电路功能。这种“小而精”的定位，恰恰规避了初学者面对庞大FPGA开发流程时的迷失感，将学习焦点精准锚定在“用硬件描述语言实现确定性时序逻辑”这一核心能力上。

两颗芯片的成本构成清晰：STM32F103C6T6约3元，AG1280约7元。此成本结构暗示了一种务实的工程哲学——不盲目追求参数堆砌，而是以功能需求为牵引，在资源约束下寻求最优解。对于需要两路可调PWM输出与两路频率测量的应用场景（如电机控制反馈、传感器信号调理），该组合提供了远超单一MCU的灵活性与精度，同时保持了极高的性价比。

1.2 系统级功能定义与数据流规划

整个协同系统的功能边界由软件与硬件共同定义。ARM侧（STM32）承担系统管理、人机交互与协议调度角色；FPGA侧则作为专用硬件加速器，执行对时序精度要求严苛的底层信号生成与采集任务。二者通过SPI总线建立主从关系，形成清晰的职责划分：

• ARM主控功能 ：
• 通过UART（CH340N桥接）与上位机通信，接收配置指令（如PWM周期、占空比、频率计门控时间）。
• 驱动OLED显示屏，实时显示当前配置参数与FPGA回传的测量结果。
• 扫描5个独立按键，提供本地参数调节与模式切换。
• 初始化并管理SPI外设，作为SPI主机发起所有通信事务。

• 控制两颗状态LED，指示系统运行与FPGA配置完成状态。

• FPGA协处理器功能 ：

• 实现SPI从机逻辑，解析ARM发来的32位配置帧，提取两路PWM参数（周期、占空比）及频率计使能信号。
• 生成两路独立、高精度PWM波形，输出引脚直接驱动外部负载或测试点。
• 实现两路独立频率计数器，对输入信号进行周期测量，结果通过SPI回传至ARM。
• 驱动两颗ID LED，用于FPGA内部逻辑调试与状态指示。

数据流设计遵循“命令-响应”模型。ARM侧将两路PWM的配置参数（各需16位：12位周期+4位占空比）打包为一个32位字，通过SPI发送至FPGA。FPGA接收到完整帧后，立即更新对应PWM模块的计数器预设值与比较寄存器。同理，FPGA将两路频率计的16位测量结果打包为32位字，供ARM在下一个SPI事务中读取。这种32位宽的数据传输，并非源于FPGA原生支持32位总线，而是通过FPGA内部逻辑将连续两个SPI字节（8位）拼接为16位半字，再将两个半字组合成32位字，从而在有限的SPI带宽下提升单次事务的有效载荷。

1.3 关键硬件接口设计与信号完整性考量

硬件原理图设计是系统可靠性的基石，其细节往往决定项目成败。本方案中几个关键接口的设计逻辑值得深入剖析：

• SPI物理连接 ：STM32F103C6T6的SPI1（SCK: PA5, MISO: PA6, MOSI: PA7, NSS: PA4）与AG1280的对应引脚直连。特别注意NSS（片选）信号的处理——在STM32端配置为软件控制（GPIO_Mode_Out_PP），确保在每次SPI传输前精确拉低、传输后及时拉高，避免因硬件NSS模式导致的意外通信中断。FPGA侧将NSS信号作为帧同步标志，仅在其有效期间采样SCK边沿，这是实现稳定通信的前提。

• 晶振与电源去耦 ：系统采用两颗有源晶振。STM32侧使用8MHz有源晶振（Y1），为系统提供基准时钟；AG1280侧使用50MHz有源晶振（Y2），为其内部逻辑与PLL提供高频时钟源。所有晶振旁路电容（0.1μF与10μF）均严格按就近原则放置于晶振与芯片引脚之间，这是抑制高频噪声、保障时钟信号纯净度的关键。电源部分，5V转3.3V采用XC6206 LDO，3.3V转1.2V（为AG1280内核供电）采用AMS1117-1.2。每级电源输出端均配置0.1μF陶瓷电容与10μF电解电容组成的π型滤波网络，实测纹波小于20mV，为FPGA稳定运行提供了洁净的电源环境。

• USB与UART复用设计 ：Type-C接口的巧妙复用是本方案的一大亮点。其A6/A7引脚连接STM32的DP/DM，实现USB Device功能（需外接1.5kΩ上拉电阻至3.3V，字幕中提及的“DP端要接上拉电阻”即指此）；B6/B7引脚则连接CH340N的TXD/RXD，实现UART转USB功能。这种设计允许用户根据需求选择通信方式：调试阶段使用CH340N进行串口打印与参数下发；量产阶段可直接通过USB协议栈进行固件升级或数据交互。复用逻辑完全由硬件实现，无需软件干预，体现了硬件设计的前瞻性。

• JTAG/SWD调试接口 ：STM32侧保留标准SWD接口（SWCLK: PA13, SWDIO: PA14），用于程序烧录与在线调试；AG1280侧则同时引出AS（Active Serial）与JTAG接口。AS接口用于通过SPI Flash加载配置比特流，实现上电自动配置；JTAG接口则用于FPGA逻辑的在线仿真与调试。字幕中强调“JTAG接口最好屏蔽”，其工程含义在于：在PCB布线时，若JTAG走线过长或靠近高频信号线，易引入干扰导致配置失败。因此，设计时应将JTAG走线尽量短，远离SPI与PWM等高速信号，并在JTAG引脚处添加10kΩ上拉电阻，确保未连接调试器时引脚处于确定电平。

2. STM32裸机软件架构与SPI通信实现

在资源受限的C6T6平台上，放弃RTOS而采用裸机编程是明智之举。这不仅降低了系统复杂度与内存开销，更迫使开发者直面硬件本质，建立起对中断、时序与状态机的深刻理解。整个软件架构围绕三个核心循环展开：主循环（Main Loop）、SysTick中断（系统滴答）与SPI中断（数据收发）。

2.1 系统初始化与外设配置逻辑

系统启动后， SystemInit() 函数完成时钟树配置，将HSE（8MHz）经PLL倍频至72MHz作为系统主频。随后进入 main() 函数，执行严格的初始化序列：

1. GPIO初始化 ：配置所有复用功能引脚。PA4（NSS）、PA5（SCK）、PA6（MISO）、PA7（MOSI）设置为复用推挽输出（GPIO_Mode_AF_PP），速度为50MHz；PA13/PA14（SWD）配置为复用功能（GPIO_Mode_IN_FLOATING）；PB0/PB1（LED）配置为通用推挽输出（GPIO_Mode_Out_PP）；PC0-PC4（按键）配置为浮空输入（GPIO_Mode_IN_FLOATING），并启用内部上拉电阻（GPIO_PuPd_UP），确保按键未按下时为高电平。

2. SPI1初始化 ：调用 SPI_InitTypeDef 结构体配置SPI参数。关键参数设定如下：

   • SPI_Direction : SPI_Direction_2Lines_FullDuplex （全双工模式，虽FPGA从机可能不使用MISO，但硬件需支持）。
   • SPI_Mode : SPI_Mode_Master （主模式）。
   • SPI_DataSize : SPI_DataSize_8b （8位数据宽度，SPI协议标准）。
   • SPI_CPOL : SPI_CPOL_High （时钟空闲时为高电平）。
   • SPI_CPHA : SPI_CPHA_2Edge （数据在第二个时钟边沿采样，即SCK下降沿）。
   • SPI_NSS : SPI_NSS_Soft （软件控制NSS）。
   • SPI_BaudRatePrescaler : SPI_BaudRatePrescaler_16 （分频系数16，72MHz/16=4.5MHz SCK频率，兼顾速度与信号完整性）。
   • SPI_FirstBit : SPI_FirstBit_MSB （高位在前）。
   • SPI_CRCPolynomial : 7 （CRC校验多项式，本方案未启用，设为默认值）。
     最终调用 SPI_Init(SPI1, &SPI_InitStructure) 完成外设配置，并使能SPI1 ( SPI_Cmd(SPI1, ENABLE) )。

3. SysTick初始化 ：配置SysTick定时器为1ms中断周期，作为系统心跳。在 SysTick_Handler() 中递增全局变量 uwTick （HAL库风格，此处为自定义），供 HAL_Delay() 等延时函数调用。更重要的是，所有周期性任务（如按键扫描、LED闪烁）均基于此1ms滴答进行状态轮询，取代了阻塞式 delay_ms() ，极大提升了系统响应性。

2.2 SPI主机通信协议栈设计

SPI通信的核心挑战在于如何将ARM的串行字节操作，映射为FPGA所需的32位配置帧。本方案采用“双字节拼接”策略，其软件实现逻辑如下：

// 定义32位配置结构体
typedef struct {
    uint16_t pwm1_period;   // PWM1周期 (12-bit)
    uint16_t pwm1_duty;     // PWM1占空比 (4-bit)
    uint16_t pwm2_period;   // PWM2周期 (12-bit)
    uint16_t pwm2_duty;     // PWM2占空比 (4-bit)
} SPI_ConfigFrame;

SPI_ConfigFrame g_spiConfig = {0};

// 发送32位配置帧的函数
void SPI_SendConfigFrame(void) {
    uint8_t tx_buffer[4];
    uint8_t rx_buffer[4];

    // 将结构体成员打包为4字节数组：MSB first
    tx_buffer[0] = (g_spiConfig.pwm1_period >> 8) & 0xFF;
    tx_buffer[1] = g_spiConfig.pwm1_period & 0xFF;
    tx_buffer[2] = (g_spiConfig.pwm2_period >> 8) & 0xFF;
    tx_buffer[3] = g_spiConfig.pwm2_period & 0xFF;

    // 拉低NSS，启动SPI事务
    GPIO_ResetBits(GPIOA, GPIO_Pin_4);

    // 连续发送4字节，同时接收4字节（FPGA回传的32位频率计数据）
    for (int i = 0; i < 4; i++) {
        while (SPI_I2S_GetFlagStatus(SPI1, SPI_I2S_FLAG_TXE) == RESET); // 等待发送缓冲区空
        SPI_I2S_SendData(SPI1, tx_buffer[i]);
        while (SPI_I2S_GetFlagStatus(SPI1, SPI_I2S_FLAG_RXNE) == RESET); // 等待接收缓冲区满
        rx_buffer[i] = SPI_I2S_ReceiveData(SPI1);
    }

    // 拉高NSS，结束事务
    GPIO_SetBits(GPIOA, GPIO_Pin_4);

    // 解析回传数据：rx_buffer[0:1]为Freq1, rx_buffer[2:3]为Freq2
    uint16_t freq1 = ((uint16_t)rx_buffer[0] << 8) | rx_buffer[1];
    uint16_t freq2 = ((uint16_t)rx_buffer[2] << 8) | rx_buffer[3];

    // 更新OLED显示或内部状态变量
    UpdateFrequencyDisplay(freq1, freq2);
}

此实现的关键在于： 每一次SPI事务都完成一次完整的“命令下发+状态读取”闭环 。ARM发送4字节配置，同时接收4字节FPGA回传的测量数据。这种设计消除了额外的读取指令开销，将通信效率最大化。 while 循环中的状态查询（ SPI_I2S_FLAG_TXE/RXNE ）是裸机编程的标准实践，确保数据在寄存器级别被正确移位，避免了DMA等高级机制引入的复杂性。

2.3 人机交互与系统管理逻辑

人机交互层是用户感知系统功能的窗口，其设计必须兼顾直观性与鲁棒性：

• 按键扫描 ：在SysTick中断服务程序中，以10ms为周期轮询PC0-PC4。为消除机械抖动，采用“两次采样法”：连续两次读取到相同低电平才判定为有效按键。每个按键分配唯一ID（KEY_UP=0, KEY_DOWN=1, KEY_LEFT=2, KEY_RIGHT=3, KEY_ENTER=4），并置位对应标志位。主循环中检测标志位，执行参数增减、模式切换等操作，并立即清除标志，防止重复触发。

• OLED显示 ：采用SSD1306驱动的0.96寸OLED屏，通过I²C（PB6/PB7）连接。显示内容分为三行：第一行显示“PWM1: [Period] [Duty%]”，第二行显示“PWM2: [Period] [Duty%]”，第三行显示“Freq1: [XXX]Hz Freq2: [YYY]Hz”。所有数值均经过格式化转换为ASCII字符串后写入显存，最后调用 OLED_Refresh_Gram() 刷新屏幕。为避免频繁刷新导致闪烁，仅在参数实际变更或接收到新频率数据时才更新显示。

• 状态LED控制 ：PB0（LED1）由主循环控制，实现1Hz呼吸灯效果，指示系统正常运行；PB1（LED2）在 SPI_SendConfigFrame() 成功执行后点亮，并在下次执行前熄灭，直观反映与FPGA的通信活跃度。这种视觉反馈对调试至关重要，当LED2不闪烁时，可立即判断SPI通信链路存在故障。

3. AG1280 FPGA逻辑设计与SPI从机实现

FPGA逻辑设计是本方案的灵魂所在。与ARM的软件编程不同，FPGA开发的本质是“设计一个硬件电路”，其行为由时序逻辑与组合逻辑共同定义。AG1280采用Verilog HDL进行开发，整个工程划分为五个核心模块，通过顶层文件实例化并互联。

3.1 SPI从机状态机设计与32位帧同步

SPI从机逻辑是FPGA与ARM沟通的咽喉要道。其设计难点在于：如何在SCK时钟域下，准确识别NSS下降沿作为帧起始，并在连续8个SCK周期内可靠采样MOSI数据，最终在NSS上升沿将32位数据提交给下游模块。本方案采用三段式Moore型状态机，代码框架如下：

module spi_slave (
    input      clk,          // 50MHz系统时钟
    input      rst_n,        // 异步复位，低电平有效
    input      sck,          // SPI时钟
    input      mosi,         // 主机输出，从机输入
    input      nss,          // 片选，低电平有效
    output reg miso,         // 从机输出，主机输入（本方案固定输出0）
    output reg [31:0] data_out // 解析出的32位配置帧
);

// 状态定义
localparam IDLE = 3'b001,
             SHIFT = 3'b010,
             DONE = 3'b100;

reg [2:0] state;
reg [2:0] next_state;
reg [7:0] shift_reg; // 8位移位寄存器
reg [4:0] bit_cnt;   // 位计数器 (0-31)
reg [31:0] frame_reg; // 32位帧寄存器

// 状态转移逻辑
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        state <= IDLE;
    else
        state <= next_state;
end

always @(*) begin
    case(state)
        IDLE: begin
            if (!nss) // NSS拉低，启动接收
                next_state = SHIFT;
            else
                next_state = IDLE;
        end
        SHIFT: begin
            if (bit_cnt == 31 && !nss) // 已接收32位且NSS仍有效
                next_state = DONE;
            else if (!nss) // NSS仍有效，继续接收
                next_state = SHIFT;
            else // NSS已拉高，异常退出
                next_state = IDLE;
        end
        DONE: begin
            if (nss) // NSS拉高，完成一帧
                next_state = IDLE;
            else
                next_state = DONE;
        end
        default: next_state = IDLE;
    endcase
end

// 时序逻辑：在SCK下降沿采样MOSI
always @(negedge sck or negedge rst_n) begin
    if (!rst_n) begin
        bit_cnt <= 0;
        shift_reg <= 0;
        frame_reg <= 0;
        data_out <= 0;
    end else begin
        case(state)
            IDLE: begin
                bit_cnt <= 0;
                shift_reg <= 0;
                frame_reg <= 0;
            end
            SHIFT: begin
                // 将新采样的bit移入shift_reg的最高位
                shift_reg <= {mosi, shift_reg[7:1]};
                bit_cnt <= bit_cnt + 1'b1;

                // 当8位接收完成，将其拼接到frame_reg
                if (bit_cnt[2:0] == 3'b111) begin
                    frame_reg <= {frame_reg[23:0], shift_reg};
                    // 清空shift_reg，准备下一字节
                    shift_reg <= 0;
                end
            end
            DONE: begin
                // NSS拉高，将完整32位帧锁存到输出
                data_out <= frame_reg;
                // 同时，将频率计结果加载到MISO（本例简化为0）
                miso <= 1'b0;
            end
        endcase
    end
end

endmodule

该状态机的核心思想是：利用 bit_cnt 精确计数32个采样点，并在每8个点（即一个字节）完成后，将 shift_reg 中的8位数据拼接到 frame_reg 的低位。 frame_reg 的更新是同步的，确保了32位数据的原子性。 miso 信号在此模块中被固定为 0 ，因为本方案中FPGA仅作为SPI从机接收命令，不向ARM发送数据（频率数据通过同一SPI事务的MISO线回传，由ARM在发送时同步读取，故FPGA无需主动驱动MISO）。

3.2 PWM波形发生器与频率计数器实现

PWM与频率计是FPGA发挥并行优势的典型场景。两者均基于50MHz系统时钟，通过参数化计数器实现高精度控制。

• PWM发生器模块 ：每个PWM通道包含一个16位自由运行计数器（ cnt_pwm ）与一个16位比较寄存器（ cmp_val ）。当 cnt_pwm < cmp_val 时，输出高电平；否则输出低电平。 cmp_val 的值由SPI从机模块解析出的配置帧实时更新。为实现12位周期精度， cnt_pwm 的最大值（即周期）被设置为 pwm_period[11:0] ，而 cmp_val 则为 pwm_period[11:0] * pwm_duty[3:0] / 15 （占空比4位，范围0-15）。这种纯组合逻辑的实现，使得PWM波形的边沿抖动（jitter）被严格限制在1个50MHz时钟周期（20ns）内，远优于ARM软件模拟的毫秒级抖动。

• 频率计数器模块 ：每个频率通道采用“门控计数”原理。一个16位计数器（ cnt_freq ）在 gate_en 信号为高时，对输入信号（ freq_in ）的上升沿进行计数。 gate_en 由ARM通过SPI配置的门控时间（如100ms）决定，由一个独立的定时器产生。计数结束后， cnt_freq 的值即为输入信号在门控时间内的脉冲数，其倒数乘以门控时间即为频率。为保证计数准确性， freq_in 信号需先经两级D触发器进行同步化（synchronizer），消除亚稳态风险。计数结果被锁存至一个16位寄存器，并在下一个SPI事务中被ARM读取。

3.3 顶层模块整合与约束文件配置

顶层模块（ top_module.v ）负责将所有子模块实例化并互联：

module top_module (
    input      clk_50m,      // 50MHz系统时钟
    input      rst_n,        // 复位
    input      sck,          // SPI时钟
    input      mosi,         // SPI数据输入
    input      nss,          // SPI片选
    output     miso,         // SPI数据输出
    output     pwm1_out,     // PWM1输出
    output     pwm2_out,     // PWM2输出
    input      freq1_in,     // 频率计1输入
    input      freq2_in,     // 频率计2输入
    output     id_led1,      // ID LED1
    output     id_led2       // ID LED2
);

wire [31:0] spi_data;
wire [15:0] freq1_result;
wire [15:0] freq2_result;

// 实例化SPI从机
spi_slave uut_spi (
    .clk(clk_50m),
    .rst_n(rst_n),
    .sck(sck),
    .mosi(mosi),
    .nss(nss),
    .miso(miso),
    .data_out(spi_data)
);

// 实例化PWM模块
pwm_generator uut_pwm1 (
    .clk(clk_50m),
    .rst_n(rst_n),
    .pwm_period(spi_data[31:16]), // PWM1周期取高16位
    .pwm_duty(spi_data[15:12]),   // PWM1占空比取高16位的低4位
    .pwm_out(pwm1_out)
);

pwm_generator uut_pwm2 (
    .clk(clk_50m),
    .rst_n(rst_n),
    .pwm_period(spi_data[15:0]),  // PWM2周期取低16位
    .pwm_duty(spi_data[11:8]),    // PWM2占空比取低16位的高4位
    .pwm_out(pwm2_out)
);

// 实例化频率计模块
frequency_counter uut_freq1 (
    .clk(clk_50m),
    .rst_n(rst_n),
    .freq_in(freq1_in),
    .gate_en(1'b1), // 简化，始终使能
    .freq_result(freq1_result)
);

frequency_counter uut_freq2 (
    .clk(clk_50m),
    .rst_n(rst_n),
    .freq_in(freq2_in),
    .gate_en(1'b1),
    .freq_result(freq2_result)
);

// 将频率结果打包为32位，供SPI读取（需在SPI模块中实现）
// 此处简化，id_led1/2用于调试
assign id_led1 = (spi_data != 0) ? 1'b1 : 1'b0;
assign id_led2 = (freq1_result != 0 || freq2_result != 0) ? 1'b1 : 1'b0;

endmodule

在Quartus Prime（AG1280官方工具）中，需编写Pin Planner约束文件（ .qsf ），将Verilog中的信号名与AG1280的物理引脚一一绑定。例如：

set_location_assignment PIN_A1 -to clk_50m
set_location_assignment PIN_B1 -to rst_n
set_location_assignment PIN_C1 -to sck
set_location_assignment PIN_C2 -to mosi
set_location_assignment PIN_C3 -to nss
set_location_assignment PIN_D1 -to miso
set_location_assignment PIN_E1 -to pwm1_out
set_location_assignment PIN_E2 -to pwm2_out
...

此步骤不容出错，任何引脚绑定错误都将导致硬件功能失效。字幕中提到的“QFN48封装焊接方便”，其前提是PCB焊盘设计与AG1280的封装尺寸（7x7mm）及引脚间距（0.5mm）完全匹配，这在嘉立创等PCB打样厂的标准库中已有成熟封装，可直接调用。

4. 硬件PCB设计要点与工程实践反思

PCB是连接原理图与物理世界的桥梁，其设计质量直接决定了系统的稳定性与可制造性。本方案的PCB设计虽为4层板，但处处体现着工程师对信号完整性的敬畏。

4.1 布局布线关键策略

• 核心器件紧邻原则 ：STM32F103C6T6与AG1280的SPI走线（SCK、MOSI、MISO、NSS）长度被严格控制在15mm以内，并采用等长设计（长度差<2mm）。这是为了确保四条信号线的传播延迟一致，避免因时序偏斜（skew）导致采样错误。字幕中强调“晶振越近越好”，其深层含义是：时钟信号对走线长度极为敏感，长走线会引入不可预测的相位延迟与反射，破坏时钟的边沿陡峭度。

• 电源分割与地平面完整性 ：4层板结构为：Top（信号）、GND（完整地平面）、PWR（3.3V与1.2V分割）、Bottom（信号）。关键在于GND层必须100%完整，不允许任何走线穿越。所有电源去耦电容（0.1μF）的GND焊盘，均通过多个过孔（via）直接连接到GND平面，形成极低阻抗的高频回流路径。AG1280的1.2V内核电源（VCCINT）与3.3V I/O电源（VCCIO）被严格分割，各自拥有独立的LDO与去耦网络，避免数字开关噪声耦合至模拟敏感区域。

• 高速信号与敏感信号隔离 ：PWM输出引脚（pwm1_out, pwm2_out）与频率计输入引脚（freq1_in, freq2_in）被布置在PCB边缘，并远离晶振、USB、UART等高频噪声源。所有对外接口（Type-C、排针）均通过TVS二极管与共模扼流圈进行ESD与EMI防护，这是产品化不可或缺的步骤。

4.2 调试过程中的典型问题与解决路径

在实际制作与调试过程中，以下问题最具代表性，其解决思路对后续项目极具参考价值：

• SPI通信无响应 ：首先检查NSS信号。使用示波器观测PA4引脚，确认其在SPI传输期间确实被拉低。若NSS电平异常，检查STM32端GPIO配置是否为推挽输出，以及PCB上是否存在虚焊。其次，验证SCK频率。若示波器显示SCK无波形，检查SPI外设是否已使能（ SPI_Cmd(SPI1, ENABLE) ），以及SCK引脚是否被意外复用为其他功能（如TIM2_CH1）。最后，检查FPGA端 nss 引脚约束是否正确绑定。

• PWM波形占空比失真 ：此问题多源于FPGA逻辑错误。重点审查 pwm_duty 的计算逻辑。例如，若 pwm_duty 为4位，其最大值为15，那么 cmp_val = period * duty / 15 。若错误地使用 / 16 ，则当 duty=15 时， cmp_val 将恒为 period ，导致输出恒为高电平。使用SignalTap II（AG1280内置逻辑分析仪）抓取 cnt_pwm 与 cmp_val 信号，可直观验证计数器行为。

• 频率计读数为零 ：首要排查输入信号路径。用示波器确认 freq1_in 引脚是否有预期信号到达。若信号存在，则检查FPGA中 freq_in 引脚的约束是否正确，以及两级同步器（synchronizer）是否已实例化。一个常见疏漏是忘记在 frequency_counter 模块中使能门控信号（ gate_en ），导致计数器永远不工作。

• OLED显示乱码 ：此问题通常与I²C时序有关。检查PB6/PB7是否被配置为开漏输出（Open-Drain），并外接了4.7kΩ上拉电阻至3.3V。若使用标准GPIO推挽模式，会破坏I²C总线的“线与”特性，导致通信失败。

我曾在一个类似项目中，因忽略了AG1280的 VCCIO 电压必须严格等于3.3V（±5%），而误用了3.4V的LDO，导致SPI通信在高温下间歇性失败。更换为精度更高的AMS1117-3.3后，问题彻底消失。这个教训深刻印证了一个真理： 在嵌入式世界里，最不起眼的电压容差，往往是系统崩溃的终极元凶。