数字电路基础

时序逻辑电路

a）所谓时序逻辑电路，是指电路任一时刻的输出不仅与该时刻的输入有关，而且还与该时刻电路的状态有关。因此，时序逻辑电路中必须包含记忆元器件。触发器是构成时序逻辑电路的基础。常用的时序逻辑电路有寄存器和计数器等。

b）触发器的开关特性：描述触发器的参数很多，其中既有描述传输延迟的参数，也有描述各输入波形宽度要求的参数，还有描述各输入波形之间时间配合要求的参数。如果在使用时不能满足参数的要求，电路就不能正常工作。

c）移位寄存器可以分为：串行输入-串行输出、串行输入-并行输出、并行输入-串行输出。

d）信号转换
1）按照开关元件的不同，数字集成电路可以分为两类：一类是双极型集成电路，采用晶体管作为开关元件，管内参与导电的有带电子和空穴两种极性的载流子。另一类是采用绝缘栅场效应晶体管作为开关，称为金属氧化物半导体集成电路（metal-oxide semiconductor，MOS）。这种管子内部只有一种载流子，电子或空穴参与导电，所以叫单极型集成电路。
2）晶体管-晶体管逻辑电路（transistor-transistor logic，TTL）是目前双极型数字集成电路用的最多的一种，具有比较快的开关速度、比较强的抗干扰能力、足够大的输出幅度，并且带负载能力也比较强，所以应用最广泛。除了TTL外，还有二极管-三极管逻辑DTL、高阈值逻辑HTL、发射极耦合逻辑ECL、集成注入逻辑IL等几种逻辑电路。
3）按照MOS管类型的不同，可分为3类：由PMOS管构成的PMOS集成电路、由NMOS管构成的NMOS集成电路、由PMOS和NMOS管构成的互补MOS集成电路（complementary MOS）。CMOS具有静态功耗低、工作速度较高、抗干扰能力强，被广泛采用。
4）常用电平接口技术
①虽然TTL存在很多优点，但不能满足高速、高抗干扰、低功耗等，因而工程中还经常用到ECL、CMOS等。在微机测控系统中，习惯于用TTL电路作为基本电路元件，根据需要可能采用CMOS、ECL等芯片，因此存在TTL电路与这些数字电路的接口问题。
②ECL的特点是速度快，但抗干扰性能差，功耗高；TTL优点是成本低；CMOS功耗最低、高抗干扰。
③TTL、ECL、CMOS之间的电平转换接口
i）TTL与ECL电平转换接口：ECL电路电压一般为-5.2V，VOH=-0.9V，VOL=-1.705V。TTL→ECL转换可以利用CE1024，它有一个公共的选通脉冲输入端B，若B为低电平，ECL的所有Y为低电平；
ii）TTL与CMOS电平转换接口：CMOS反相器当其使用电源电压为5V时，输出低电平电压最大值为0.05V，高电平最小值为4.95V，输出低电平电流最小为0.5mA，高电平电流最小为-0.5mA。对于带缓冲门的CMOS电路，当供电电源电压为5V时，VIL≤1.5V，VIH≥3.5V。对于不带缓冲门的CMOS电路，VIL≤1V，VIH≥4V。CMOS电路输出高电平VIH≥3.5V，而TTL电路输出高电平规范值为2.4V，造成了CMOS和TTL电路接口困难。解决方法是在TTL电路输出端与电源之间接一上拉电阻R。上拉电阻R的取值由TTL的高电平输出漏电流IOH来决定，不同系列的TTL应选择不同的R值。对于CMOS到TTL的接口，由于TTL电路输入短路电流较大，这就要求CMOS电路在VOL为0.5V时能够给出足够的驱动电流，因此需要使用CC4049、CC4050等作为接口器件。

嵌入式微处理器基础

a）

b）
1）CISC由硬件完成部分的软件功能，硬件复杂性增加，芯片成本增加。其减少了代码尺寸，增大了指令的执行周期。其指令系统复杂，指令数目多大200-3000条。其支持较多的寻址方式，通用寄存器较少。
2）RISC由软件完成部分硬件功能，软件复杂性增加，芯片成本低。其使用流水线降低指令的执行周期数，增加代码尺寸。其寻址方式种类较少，有大量通用寄存器。
3）CPU访问内存得到指令和数据的时间远大于CPU执行指令所花的时间，因此CPU内部都有一些用来保存关键变量和临时数据的寄存器。一般来说，CPU的主要部件有
①通用寄存器组
②运算器
③控制器（程序计数器、程序状态字、指令寄存器、时序部件）
④现在CPU内部还集成了高速缓存、流水线等部件。

c）嵌入式微处理器的结构和类型
1）8位微处理器：8位处理器是指使用8位数据总线的微处理器，大部分8位微处理器有16位的地址总线，其能够访问64KB的地址空间，8位的数据总线则可以通过多重内存存取方式来处理更多的数据。最早的8位处理器是英特尔的8080微处理器芯片。
2）16位微处理器：在操作速度和数据吞吐能力上比8位微处理器有提高，主频更高，集成度、RAM/ROM有较大的提高，有更多的中断源，同时配备了多路的AD转换通道和高速处理单元，适用于更复杂的控制系统。英特尔的8086是第一款16位微处理器。
3）32位微处理器：采用32位地址和数据总线，地址空间达到4GB。主流的有ARM系列、MIPS系列、PowerPC系列等。
①ARM处理器具有特点：在每条数据处理指令中，都控制算术逻辑单元ALU和移位器，以使ALU和移位器获得最大的利用率；自动递增和自动寻址模式，以优化程序中的循环；同时执行load和store多条指令以增加数据吞吐量；所有指令可以条件执行以执行吞吐量。
②ARM的7种运行模式：用户模式可以正常运行程序；快速中断模式用于高速数据传输或通道处理；外部中断模式用于通用的中断处理；管理模式为操作系统使用的保护模式；数据访问终止模式ABT为当数据或指令预取终止时进入的模式，可用于虚拟存储及存储保护；系统模式是运行具有特权的操作系统任务；定义指令中止模式是当未定义指令执行时进入的模式，可用于支持硬件协处理器的软件仿真。
4）DSP处理器：DSP芯片是一种具有特殊结构的微处理器，该芯片内部采用程序和数据分开的哈佛结构，具有专门的硬件乘法器，广泛采用流水线操作，提供特殊的指令。一般具有以下主要特点：一个指令周期内可完成一次乘法和一次加法；程序和数据空间分开，可以同时访问指令和数据；片内具有快速RAM，通常可通过独立的数据总线在两块中同时访问；具有低开销或无开销循环及跳转的硬件支持；快速的中断处理和硬件IO支持；具有在单周期内操作的多个硬件地址产生器；可以并行执行多个操作；支持流水线操作。→DSP有分开的代码和数据总线，即哈佛架构，这样在同一个时钟周期内可以进行多次存储器访问，这是因为数据总线也往往有好几组，利用这种体系结构，DSP就可以在单个时钟周期内取出一条指令和一个或两个（或更多）的操作数。→DSP有专用的硬件地址发生单元，这样它可以支持许多信号处理算法所要求的特定数据地址模式。这包括前后增减、环状数据缓冲的模地址、快速傅里叶变换的比特倒置地址。地址发生器单元与主ALU和乘法器并行工作，进一步增加了DSP在一个时钟周期内可以完成的工作量。
5）多核处理器
①按计算内核的对等与否，多核处理器分为同构多核和异构多核，异构多核采用主处理器核+协处理器核的设计思路。
②异构多核处理器：APU（accelerated processing unit，加速处理器）是AMD推出的整合了x86/x64 CPU处理核心和GPU处理核心的新型fusion处理器，把CPU擅长的精密标量运算与传统上只有GPU才具备的大规模并行矢量运算结合起来。APU提供了一个高性能总线，在单个硅片上把一个可编程CPU和一个GPU的矢量处理架构连为一体，双方都能直接读取高速内存。APU还包括一些系统成分，例如内存控制器、IO控制器、专用视频解码器、显示输出、总线接口等。

d）嵌入式微处理器的异常与中断
1）异常是一种形式的异常控制流，它一部分是硬件实现的，一部分是操作系统实现的。因为它有一部分是由硬件实现的，所以具体细节随系统的不同而有所不同。但是基本思想是相同的。异常exception就是控制流中的突变，用来响应处理器状态中的某些变化。异常可以分为四类：
①中断：来自IO设备的信号，异步控制，总是返回到下一条指令；
②陷阱：有意的异常，同步控制，总是返回到下一条指令。陷阱是有意的异常，是执行一条指令的结果。就像中断处理程序一样，陷阱处理程序控制返回到下一条指令。陷阱最主要的用途是在用户程序和内核之间提供一个像过程一样的接口，即系统调用。用户程序经常需要向内核请求服务，例如读一个文件、创建一个新进程、加载一个新程序、中止当前进程。为了允许对这些内核服务的受控访问，处理器提供了一条特殊的syscall指令，当用户程序需要请求服务n时，可以执行这条指令。执行syscall指令会导致一个到异常处理程序的陷阱，这个处理程序对参数解码，并调用适当的内核程序。
③故障：潜在可恢复的错误，同步控制，可能返回到当前指令。故障由错误引起，可能被故障处理程序修正。当一个故障发生时，处理程序将控制转移给故障处理程序。如果处理程序能够修正这个错误情况，它就将控制返回到故障指令，从而重新执行它。否则，处理程序返回到内核中的abort例程，abort例程会中止引起故障的应用程序。
④中止：不可恢复的错误，同步控制，不会返回。中止是不可恢复的致命错误造成的，典型是一些硬件错误，例如DRAM或SRAM位被损坏时发生的奇偶错误。中止程序从不将控制返回给应用程序。处理程序将控制返回给一个abort例程，该例程会中止这个应用程序。
2）中断：中断是异步发生的。
①软中断是一组静态定义的下半部分接口，可以在所有的处理器上同时执行，即使两个类型相同也可以。但是一个软中断不会抢占另外一个软中断，唯一可以抢占软中断的是硬中断。
②CPU一般设置两根中断请求输入线：可屏蔽中断请求INTR（interrupt require）和不可屏蔽中断请求NMI（non maskable interrupt）。对于可屏蔽中断，除了受本身的屏蔽位控制外，还要受到一个总的控制。
③中断优先级：中断优先级有两种：查询优先级和执行优先级。查询优先级是不可以更改和设置的，当CPU查询各个中断标志位的时候，当数个中断同时请求的时候，会优先查询优先级最高的中断标志位，但并不代表高查询优先级的中断可以打断已经并且正在执行的低查询优先级的中断服务。
④由于可屏蔽的中断源很多，故需要对其进行管理，如区分是哪个中断源发出的中断信号？哪个中断源最优先及怎样处理多级中断嵌套等。为此，可使用中断控制器对多个可屏蔽中断源进行管理。中断控制器能够对中断进行排队管理，避免中断信号的丢失，同时支持对不同中断进行优先级的配置，使最高优先级中断能够中断低优先级中断，满足系统中具有更高时间约束特性功能的需要。

嵌入式系统的存储体系

内存管理单元

a）在嵌入式微处理器中，存储管理单元MMU提供了一种内存保护的硬件机制。操作系统利用MMU来实现系统内核与应用程序的隔离，以及应用程序和应用程序之间的隔离。这样可以防止应用程序去破坏操作系统和其他应用程序的代码和数据，防止应用程序对硬件的直接访问。内存保护包含两个方面：一是防止地址越界，每个应用程序都有自己独立的空间，当一个应用程序要访问某个内存单元时，由硬件检查该地址是否在限定的地址空间内，如果不是的话就要进行地址越界处理；二是防止操作越权，对于允许多个应用程序共享的某块存储区域，每个应用程序都有自己的访问权限，如果违反了权限规定，则要进行操作越权处理。

RAM和ROM的种类和选择

a）RAM
1）易失性存储设备的代表是RAM(random access memory,RAM)。其特点之一是随机读写，即RAM存储器中的数据被读写时，所需要的时间与这段信息所在位置或所写入位置是无关的。RAM的读写速度很快。易失性和RAM的结构有关：随机存取存储器依赖电容器存储数据，电容器充满电代表1，未充电代表0。刷新是指定期读取电容器的状态，然后按照原来的状态重新为电容器充电，弥补流失电荷。
2）静态随机存储器SRAM的数据一旦写入，此信息会一直保留。与DRAM相比，SRAM功耗较大，集成度不能做很高。高速缓存cache一般采用SRAM，其速度接近CPU。
3）动态随机存储器DRAM将每个位存储为对一个电容的充电。DRAM内部要有刷新控制电路，其操作比SRAM复杂，但DRAM存储单元的结构简单，所用元器件少功耗低所以可以制造得很密集。

b）cache
1）在一般的cache设计中，cache把整个内存分成大小相同的块，块的大小因为不同cache芯片的实现而不同。因此，cache内部的地址由块号和块内偏移组成。其实现过程：
①cache将CPU访问内存的地址分解为块号和块内偏移；
②利用分解的块号找到一个块，即表示命中；
③如果没命中，则cache查找内部有无空闲块。没有空闲块时，需要使用cache管理中的块替换策略，找出cache中可替换出去的块。如果CPU是读内存操作，那么根据替换块的块号和状态，cache会决定是否把这个块写回到内存中（或直接废除），最后在该替换出去的块中装入CPU访问内存地址对应的内存块。

2）根据cache的工作机制，可以把cache分为多种类型，典型的包括回写式cache和写通式cache
①回写式cache：当CPU执行写数据操作时，回写式cache只把该数据写入其数据地址对应的cache中，不直接写入内存。仅当该cache块需要替换时，才把cache块回写入内存中。在回写式cache中，每个块都有对应的修改位。当cache块需要被替换，且修改位为1，则必须把该cache块写回内存，将其修改位置为0。回写式cache不能实时保证cache中数据副本之间内容的一致性。但是其与内存通信较少。
②写通式cache：当CPU执行写操作时，写通式cache必须同时把数据写入cache和内存。写通式cache能始终保持cache中的数据和内存中数据的一致性。其增加了cache和内存的通信量，并且硬件实现也复杂很多。
③到底采用回写式还是写通式，需要根据用户自己的需要对cache进行配置。

其他存储设备

a）FLASH闪存
1）FLASH闪存是EEPROM的变种，不同的是EEPROM能在字节水平上进行删除和重写而不是整个芯片擦写，而闪存的大部分芯片需要块删除。FLASH分为NOR FLASH和NAND FLASH。
2）NOR FLASH：NOR要求在进行擦除之前先要将目标块内所有的位都写为1。NOR FLASH带有SRAM接口，有足够的地址引脚来寻址，可以很容易地存取其内部的每一个字节，因此可直接连接系统总线，构成内存储器。
3）NAND FLASH：NAND FLASH使用复杂的IO口来串行地存取数据u，采用串行接口，不能直接构成外处理器。NAND读写操作一般采用512字节的块，这一点很像磁盘管理类的操作。因此，基于NAND的存储器可以取代硬盘或其他块设备。
4）NOR的读取比NAND快，NAND的写入和擦除比NOR快得多，大多数写入操作需要先进行擦除操作，NAND的擦除单元更小，相应的擦除电路更少，NOR FLASH上面可以直接运行程序，NAND FLASH上仅仅可以存储信息。

嵌入式系统IO

通用输入输出接口

a）

模数/数模接口

a）实现AD转换的方法有：计数法、双积分法、逐次逼近法。
1）计数法：简单，但速度慢，特别是模拟电压较高时。（由计数器+DA转换器+比较器组成）
2）双积分法：对输入模拟电压和参考电压进行两次积分，变换为与输入电压均值成正比的时间间隔，利用时钟脉冲和计数器测出其时间间隔。因此此类DA转换器具有较强的抗工频干扰能力，转换精度高，但速度较慢，通常每秒转换频率小于10Hz。首先电路对输入待测的模拟电压进行固定时间的积分，然后转换至标准电压进行固定斜率的反向积分，反向积分进行到一定的时间，便返回起始值。因此，只要用标准的高频时钟脉冲测定反向积分花费的时间，就可以得到相应于输入模拟电压的数字量，即实现AD转换。
3）逐次逼近法：使用最多的方法。由AD转换器从高位到低位逐位增加转换位数，产生不同的输出电压。速度快精度高。

b）DA转换方法：通常采用T型网络将数字量转换为模拟电流，然后再用运算放大器完成模拟电流到模拟电压的转换。

音视频接口

a）VGA（video graphics array）：CRT显示器因为设计制造的原因，只能接收模拟信号输入，这就需要显卡能输出模拟信号，VGA接口就是显卡上输出模拟信号的接口。虽然液晶显示器可以直接接收数字信号，但是很多低端产品为了与有VGA接口的显卡相匹配，也采用VGA接口。当VGA接口用于连接液晶之类的显示设备时，转换过程的图像损失会使显示效果略微下降。

定时器和计数器

硬件定时器

a）实时操作系统内核提供的硬件定时器管理功能包括：
1）初始化定时器：设置相关寄存器、滴答的间隔时间、挂接系统时钟中断处理程序；
2）维持相对时间和日历时间：相对时间是指系统启动以来的时间；
3）任务有限等待的计时：用时间等待链来组织需要延迟处理的对象（或者任务），例如可以使用差分时间链。对于差分时间链，每产生一个滴答后，链首对象的时间值减1，当减到0时，链首对象被激活，并从差分时间链中取下一个对象成为链首对象；
4）时间片轮换调度的计时：如果任务设置了这种调度方式，则需要在时钟中断服务程序中对当前正在运行的任务的已执行时间进行更新，使任务的已执行时间数值加1。如果加1后，任务的已执行时间同任务的时间片相等，则表示任务用完分配给它的时间配额，需要结束它的运行，转入就绪队列。

软件定时器

可编程间隔定时器PIT

a）PIT(programmable interval timer)主要功能是事件计数和生成时间中断，以解决系统时间的控制问题。可编程定时计数器总体上由两部分组成：计数硬件和通信寄存器。通信寄存器包括控制寄存器、状态寄存器、计数初始值寄存器、计数输出寄存器。通信寄存器在计数硬件和操作系统之间建立联系，用于两者之间的通信。在操作系统内核初始化时，内核向定时计数器写入控制字和计数初值。定时计数器产生的输出脉冲是OS时钟的硬件基础，操作系统利用时钟中断维护OS时钟的正常工作。

嵌入式系统总线及通信接口

PCI、PCIE等接口基本原理与结构

a）PCI（peripheral component interconnect）特点
1）高速：PCI局部总线以33MHz的时钟频率操作，采用32位数据总线，数据传输速率达132Mb/s。PCI主设备可与微机内存直接交换数据，而不必经过微机CPU中转，也提高了数据传送效率。
2）即插即用：PCI板卡的硬件资源是由微机根据其各自的要求统一分配的，绝不会有冲突问题。因此，作为PCI卡的设计者，不必关心微机的哪些资源可用，哪些资源不可用，也不必关心板卡之间是否有冲突。
3）可靠性：PCI独立于处理器的结构，形成一种独特的中间缓冲器设计方式，将中央处理器子系统与外围设备分开。这样用户可以随意添加外围设备，以扩充电脑系统而不必担心在不同时钟频率下会导致系统性能下降。PCI总线增加了奇偶校验错、系统错、从设备结束等控制信号、超时处理等可靠性措施。
4）复杂性：PCI总线增加了硬件设计和软件开发难度。硬件上要用CPLD或FPGA来实现PCI总线复杂的功能，软件上则要根据所用的操作系统，用软件工具编设备驱动程序。
5）自动配置：PCI总线规范规定了PCI插卡可以自动配置。PCI定义了3种地址空间：存储器空间、输入/输出空间、配置空间，每个PCI设备都有256字节的配置空间用来存放自动配置信息，当PCI插卡插入系统，BIOS（basic input output system）将根据读到的有关该卡的信息，结合系统的实际情况为插卡分配存储地址、中断和某些定时信息。
6）共享中断：PCI总线是采用低电平有效方式，多个中断可以共享一条中断线，而ISA总线是边沿触发方式。
7）扩展性好：如果要把许多设备连接到PCI总线上，而总线驱动能力不足时，可以采用多级PCI总线，这些总线均可以并发工作，每个总线均可以挂接若干设备。因此PCI总线结构的扩展性很好。由于PCI的设计是要辅助现有的扩展总线标准，因此与ISA、EISA、MCA总线完全兼容。
8）多路复用：地址线和数据线共用一组物理线路。PCI插件尺寸小，又采用了多路复用技术，减少了元器件和管脚个数，提高了效率。
9）严格规范：PCI总线对协议、时序、电气性能、机械性能等指标都有严格规范。

b）PCIE
1）PCIE总线的基本架构包括根组件root complex、交换器switch、各种终端设备endpoint。根组件可以集成在北桥芯片中，用于处理器和内存子系统与IO之间的连接；交换器的功能通常以软件的形式提供，包括多个逻辑PCI到PCI的桥连接，以及与传统PCI设备的兼容性，在PCIE架构中出现的新设备是交换器，主要用来为IO总线提供输出端，它也支持在不同终端设备之间进行对等数据传输。

USB、串口等基本原理与结构

a）USB（universal serial bus）
1）USB支持热插拔和PNP(plug and play），即在不关闭PC的情况下可以安全插上和断开USB设备。计算机系统动态检测外设的插拔，并且动态地加载驱动程序。其他普通的外围连接标准，如SCSI设备等必须在关掉主机的情况下才能插拔外围设备。
2）USB在设备供电方面可以通过USB电缆供电，也可以通过电池或者其他的电力设备来供电；或使用两种供电方式的组合，并且支持节约能源的挂机和唤醒方式。
3）为了适应不同类型外围设备的要求，USB提供了四种不同的数据传输类型：控制传输、数据传输、中断数据传输、同步数据传输。同步数据传输可为音频和视频等实时设备的实时数据传输提供固定带宽。
4）USB提供全速12Mbps的速率和低速1.5Mbps的速率来适应各种不同类型的外设，USB2.0还支持480Mbps的高速传输速率。
5）一个USB端口串接上一个USB hub就可以扩展为多个USB端口。

b）串口
1）RS232C串口：标准规定，驱动器允许有2500pF的电容负载，通信距离将受此电容限制。例如，采用150pF/m的通信电缆时，最大通信距离为15m；若每米电缆的电容量减小，通信距离还可以增加。传输距离短的另一原因是RS-232属于单端信号传送，存在共地噪声和不能抑制的共模干扰等问题，因此一般用于20m以内的通信。嵌入式板卡上一般都配置有串口，并遵循RS232总线标准。
2）RS485串口：在要求通信距离为几十米到上千米时，广泛采用RS485串行总线标准。RS485采用平衡发送和差分接收，因此具有抑制共模干扰的能力。加上总线收发器具有高灵敏度，能检测低至200mV的电压，故传输信号能在千米以外得到恢复。RS485采用半双工工作方式，任何时候只能有一点处于发送状态，因此，发送电路须由使能信号加以控制。RS485用于多点互连时很方便，可以省掉许多信号线。应用RS485可以联网构成分布式系统，其允许最多并联32台驱动器和32台接收器。

c）并口
1）并行接口的数据传输率比串行接口快8倍，标准并行接口的数据传输率为1Mbps，一般用来连接打印机、扫描仪等，所以并口又叫打印口。
2）IEEE 488：IEEE488总线是并行总线接口标准，用来连接系统，如微计算机、数字电压表、数码显示器等设备及其他仪器仪表均可用IEEE488总线装配起来。IEEE488总线按照位并行、字节串行双向异步方式传输信号，连接方式为总线方式，仪器设备直接并联于总线上而不需要中介单元，但总线上最多可连接15台设备。最大传输距离为20米，信号传输速度一般为500Kbps，最大传输速度为1Mbps。
3）MXI（multi-system extension interface bus）多系统扩展接口总线是一种高性能非标准的通用多用户并行总线，它是32位高速并行互连总线，最高速度可达23Mbps，传输距离20m。MXI总线通过电缆与多个器件连接，采用硬件映像通信设计，不需要高级软件，一根MXI电缆上可连接8个MXI器件。其电缆本身是相通的，MXI器件通过简单读写相应的地址空间就可直接访问其他所有器件的资源而无需任何软件协议。

d）SPI(serial peripheral interface)
1）串行外设接口总线系统是一种同步串行外设接口，它可以使MCU与各种外围设备以串行方式进行通信以交换信息。SPI有三个寄存器：控制寄存器SPCR、状态寄存器SPSR、数据寄存器SPDR。
2）SCLK为时钟信号，由主器件产生，最大为fPCLK/2，从模式频率最大为fCPU/2。

e）I2C
1）所有接到I2C总线上的设备的串行数据都接到总线的SDA线，各设备的时钟线SCL接到总线的SCL。
2）I2C总线上所有的外围器件都需要唯一的地址，地址由器件地址和引脚地址两部分构成，共7位。
3）I2C总线具有多主控能力，可以对发生在SDA线上的总线竞争进行仲裁，其仲裁原则为：当多个主器件同时想占用总线时，如果某个主器件发送高电平，而另一个主器件发送低电平，则发送电平与此时SDA总线电平不符合的那个器件关闭其输出级。总线竞争的仲裁是在两个层次上进行的。首先是地址位的比较，如果主器件寻址同一个从器件，则进入数据位的比较，从而确保了竞争仲裁的可靠性。

以太网、WLAN等基本原理与结构

a）以太网
1）以太网可以工作在两种模式下：半双工和全双工
①半双工：半双工传输模式实现以太网载波监听多路访问冲突检测。传统的共享LAN是在半双工下工作的，在同一时间只能传输单一方向的数据。当两个方向的数据同时传输时，就会产生冲突，会降低以太网的速率。
②全双工：全双工传输是采用点对点连接，这种安排没有冲突，因为它们使用双绞线中两个独立的线路，这等于没有安装新的介质就提高了带宽。在全双工模式中，冲突检测电路不可用，因此每个全双工连接只用一个端口，用于点对点连接。标准以太网传输效率可达50%左右带宽，全双工在两个方向上都提供100%的效率。

补充

a）virtex-5采用65nm工艺，xilinx将逻辑结构从4输入LUT改为6输入LUT。随着SOC设计所需的组合逻辑功能越来越复杂，需要多个四输入LUT的组合逻辑的百分比已成为性能和路由瓶颈。新的6输入LUT代表了在处理日益复杂的组合功能之间更好地平衡，代价是每个器件的LUT绝对数量减少。

b）virtex-6采用40nm工艺。virtex-7采用28nm工艺，同时存储器带宽增加一倍，存储器接口性能为1866Mbps，拥有超过200万个逻辑单元。virtex-7（3d）。virtex ultrascale采用20nm工艺，其也是一种3d FPGA。virtex ultrascale+采用16nm工艺.

c）spartan6采用45nm工艺。spartan7采用28nm工艺，其缺乏高带宽收发器。