面向物联网系统应用的超低功耗IPAL CRC架构设计与分析

1. 引言

物联网（IoT）已开始在人类生活的各个领域中发挥主导作用，并对社会需求产生了深远影响。它在通信工程、医疗应用、汽车电子和金融等领域得到了广泛应用。大多数物联网设备都是便携式设备，其中电池寿命是一个主要的资源约束，必须予以考虑[1]。随着未来几年50亿个联网设备的发展，物联网相关系统的低功耗设计已成为迫切需求。传统的CMOS高性能应用设计在节点电容充放电过程中消耗大量能量。在此背景下，绝热逻辑设计作为一种非常规的低功耗设计方案，可作为某些基于CMOS器件设计的替代方案[2]。绝热逻辑能够在从kHz到GHz的宽频率范围内运行[3,4]。其次，使用鳍式场效应晶体管（FinFET）器件替代传统CMOS器件，相比CMOS器件能够降低能耗，同时还能消除在CMOS器件中占主导地位的短沟道效应[5]。本文的核心重点是使用鳍式场效应晶体管器件为物联网应用设计一种能效高的绝热逻辑电路。

CRC是用于数据通信和存储设备等领域中检测错误的常用技术[6]。在现代通信系统中，大量数据被传输/接收。在数据传输过程中，任何数据的丢失或修改都可能导致接收到错误的数据。近年来，数据传输速率已大幅提升，因此必须部署具有增强特性的适当错误检测码。基于循环码，CRC在错误检测过程中利用一定量的冗余数据，因此得名循环冗余校验（Cyclic Redundancy Check）。CRC在数学上可定义为将数据视为GF(2)上的多项式。它采用线性反馈移位寄存器（LFSR）以提高操作效率。LFSR由异或门和触发器构成。CRC还根据应用需求使用一个生成多项式，该生成多项式作为除数，而数据则被视为被除数。商可以忽略，除法所得的余数即为称为帧校验序列（FCS）的错误检测值。每个传输的数据都附带计算出的FCS值。在接收端接收到数据后，会重新计算FCS，并与先前存储的FCS进行比较。如果两个FCS数值不匹配，则判定存在错误，接收器将请求发送器重新发送数据[7]。采用16位CRC架构的设计提出了一种用于近场通信应用的绝热逻辑设计[8]。

本文的主要目标是验证新型绝热逻辑IPAL的设计特点，并通过采用IPAL实现的32位CRC架构证明其相对效率。为此，提出了基于IPAL的基本逻辑单元，如反相器/缓冲器、与门/与非门以及2:1多路复用器模块。设计并仿真了基于IPAL的32位CRC架构，与现有的绝热逻辑电路（即高效电荷恢复逻辑（ECRL）、2N2P和PFAL）进行比较，以证明其能效优势。仿真结果基于BSIMCMG FinFET模型，并使用工业标准的 Cadence工具获得。

本文的组织结构如下。第2节介绍了绝热逻辑的设计原理，并简要概述了现有的绝热逻辑电路。第3节描述了鳍式场效应晶体管（ FinFET）器件的结构。所提出的IPAL绝热逻辑的操作在第4节中进行描述。第5节推导了IPAL的能量特性。第6节解释了IPAL中的非绝热能量损耗。第7节分析了IPAL的充电路径电阻。使用IPAL逻辑实现的各种逻辑门的操作在第8节中进行描述。第9节描述了32位CRC架构。IPAL 的效率在第10节中得到验证。第11节对采用IPAL的CRC架构的仿真结果进行了比较分析。第12节总结了全文。

2. 绝热逻辑设计

2.1. 背景

能量恢复或称为绝热电路设计以牺牲速度性能为代价来实现低能耗。由于在优化的低频率值下具有低功耗优势，绝热逻辑电路被高效应用于低功耗场景中，例如工作在13.56 MHz的通信协议以及工作频率低于 125 MHz的密码学S盒电路[12,13]。绝热开关技术已应用于SRAM模块的设计中，以最小化由位线活动引起的功耗[14]。多种安全绝热逻辑电路，如基于鳍式场效应晶体管的安全绝热逻辑（FinSAL）[15,16],、对称传输门绝热逻辑（SPGAL）[17],、高能效安全正反馈绝热逻辑（EE‐SPFAL）[18]以及正反馈对称绝热逻辑（PFSAL）[19] ，已被用于密码学S盒电路的设计解决方案。

此外，诸如隧穿场效应晶体管（TFET）和超薄体绝缘硅（ UTB‐SOI）器件等新兴器件有助于降低基于CMOS设计中普遍存在的漏电流。与现有的基于CMOS的绝热逻辑电路相比，这些器件往往消耗更少的能量。基于TFET的安全绝热逻辑（TunSAL）[20]证明了在绝热逻辑电路中利用TFET可实现更低的能量耗散。参考文献[21]使用 UTB‐SOI设计了基于绝热逻辑的S盒加密架构。

这些逻辑电路 broadly 分为两类，即准绝热逻辑电路 [9]和渐近绝热逻辑电路 [22]。渐近绝热逻辑电路涉及更复杂的电路结构，但可实现接近完全的电荷回收。另一方面，准绝热逻辑电路采用较简单的电路，仅能回收部分消耗的能量。绝热逻辑电路采用缓慢变化的交流功率时钟或斜坡功率时钟源来为电路供电。这些功率时钟源作为绝热流水线电路中同步的时钟源。本设计中考虑的四相功率时钟包含四个独立的相位，即：(i) Evaluate, (ii) 保持,(iii) 恢复 和 (iv) 等待。 图1 描述了绝热逻辑电路的基本充电与恢复过程。

2.2. 文献中的绝热逻辑电路

2N2P、2N2N2P、传输门绝热逻辑（PAL）[23]以及基于PFAL的反相器/缓冲器的基本结构如图2a–d所示。

ECRL的功能块由下拉网络中的MN1和MN2构成，如图2a所示。当输入IN为逻辑高电平时，MN1处于导通状态，OUT节点被拉低至接地电位。该低电压使OUT节点处的MP2导通，因此/OUT节点直接连接到功率时钟。在此评估阶段（之所以称为评估阶段，是因为输出节点状态随输入信号变化），输出节点电容被充电至功率时钟的峰值幅度。在保持阶段，输出状态保持恒定。然而，在恢复阶段，存储在节点电容中的电荷被功率时钟回收，且回收过程持续进行，直到功率时钟上的电压降至MP2的阈值电压以下。节点电容中未被回收的电荷将残留在节点中，从而导致2N2P绝热逻辑中的浮空输出节点问题。如图2b所示的 2N2N2P与2N2P相比，在下拉网络中增加了两个额外晶体管。这些额外器件为输出节点电容中的被困电荷在下一周期提供了通往GND的路径。PAL的结构类似于2N2P，其下拉网络连接至PC源，如图2c所示。如图 2d所示的PFAL由两个交叉耦合的反相器（MP1‐MN1和MP2‐MN2）组成。它包含一个功能块及其互补部分，分别连接在PMOS器件上方的上拉网络中。这种结构根据输入选择性地在功率时钟与输出节点之间形成低电阻上拉路径。

2N2P, (b) 2N2N2P, (c) PAL 和 (d ) PFAL。)

单栅模式 和 (b) IG 模式。)

3. 鳍式场效应晶体管 (FinFETs)

本节简要介绍在IPAL设计中采用的鳍式场效应晶体管（FinFET）器件。FinFET是一种三维结构，其沟道被栅极包裹。因此，该器件在控制沟道方面相较于传统CMOS设计具有显著的操作优势，即栅极对沟道的强控制能力。这种栅极控制可有效降低在基于CMOS的电路中广泛存在的短沟道效应和漏电流分量[24]。FinFET的主要优点包括：(i) 高开关速度，(ii) 高导通态电流，(iii) 低关断态电流，以及 (iv) 低漏电流。FinFET根据其栅极连接方式的不同，可在三种不同模式下工作：(i) 栅极短接模式，(ii) 独立栅极模式，以及 (iii) 低功耗模式（或）反向偏置模式[25,26]，如下文简要说明。各种FinFET模式的符号表示如图3所示。

(i) 栅极短接模式：在栅极短接模式下，鳍式场效应晶体管的前栅极和后栅极被短接在一起，器件表现为三端器件。该工作模式实现了高开关速度和增大的导通态电流。这些因素带来了器件的高性能优势。因此，本文利用栅极短接模式的鳍式场效应晶体管进行了大量仿真。

（ii）独立栅极（IG）模式：在独立栅极模式下，前栅极和背栅极分别独立工作。两个栅极可连接至不同的电压源，因此该器件相当于一个四端器件。

(iii) 低功耗（LP）或反向偏置（RB）模式：在低功耗或反向偏置模式下，前栅极和后栅极分别工作，其中一个栅极为反向偏置，从而增强栅极对漏电流的控制能力。因此，该操作模式也称为反向偏置模式。它实现了降低的关断态电流和漏电流。

4. 改进型传输管绝热逻辑

4.1. 改进型传输管绝热逻辑的工作原理

所提出的IPAL反相器/缓冲器电路的结构如图4a所示。输入‐输出瞬态特性如图4b所示。该绝热流水线逻辑设计采用四相功率时钟源，包括等待、评估、保持和恢复阶段。为了讨论其工作过程，设IN和/IN为电路的互补输入。输出节点由 OUT 和 /OUT 表示。功率时钟和放电信号在此图中表示为 PC 和 DIS。

4.1.1. 等待阶段

在此阶段，功率时钟PC稳定在地电平。在等待阶段，DIS信号变为高电平，从而使FN1和FN2均导通。输入IN从地电平缓慢上升至峰值电压VDD ，而/IN保持在0伏。当FN3的栅源电压大于其阈值电压时， FN3开始导通。然而，由于/IN为0伏，FN4处于关断状态。

4.1.2. 评估阶段

在评估阶段，IN 处于 VDD ，/IN 处于 0伏。PC 从 0伏 开始上升至 VDD。DIS 信号为 0伏，使鳍式场效应晶体管 FN1 和 FN2 关断。当 PC 上升超过 FP1 的阈值电压时，OUT 节点通过 FP1 提供的额外路径直接连接到 PC，第一条路径是通过 FN3 的路径。因此，OUT 节点通过 FP1‐FN3 提供的并联路径充电，且由传输门结构实现更低的电阻。注意，反相输出节点/OUT 处于三态状态，其节点电压接近 0伏。这增强了鳍式场效应晶体管 FP1 的导通，使 OUT 节点充电至高电平。

4.1.3. 保持阶段

在保持阶段，PC 保持在 V DD 恒定不变，而 IN 下降至 0伏。由于两个鳍式场效应晶体管 FP1 和 FN3 的源极和漏极处于相同电位，流经器件的电流变得可以忽略不计。因此，OUT 节点被认为处于保持阶段，以便绝热级联电路中的下一级在此阶段进行求值。

4.1.4. 恢复阶段

在恢复阶段，PC节点电压从V DD 下降至0伏。此时IN已处于0伏，因此器件FN3被关断。然而，在此时刻，OUT节点的电压高于PC节点的下降电压。因此，通过FP1器件启动了恢复过程。该过程持续进行，直到PC电压降至FP1器件的阈值电压以下。在下一周期，施加DIS信号，以释放输出端存储的任何电荷节点电容通过导电器件FN1被个人电脑回收。

逻辑结构，(b) 输入‐输出瞬态 和 (c) 等效RC模型。)

5. 基于鳍式场效应晶体管的IPAL电路能量耗散建模

本节介绍基于鳍式场效应晶体管的IPAL电路的能量耗散分量。用于充电与恢复路径中的器件以及互补功能块中的器件选择，主要决定了绝热电路的能量耗散和恢复特性。绝热电路的总能量耗散包括以下能量耗散分量：（i）绝热，（ii）非绝热，（iii）漏电流，以及（iv）操作能量。简单缓冲器/反相器电路的充电/放电路径的RC等效电路如图4c所示。IPAL的总体能量耗散由下式给出

$$ E_{IERL} = E_{switching} + E_{leak} \quad (1) $$

其中$E_{switching}$ 是充电与恢复过程中总的开关能量，$E_{leak}$ 是漏电能量。

一个完整的功率时钟周期包括充电与恢复。恢复阶段的能量与评估阶段的能量相似。因此，IPAL在一个完整周期内的开关能量由以下公式给出

$$ E_{switching} = \frac{2L_{eff} C_L^2 V_{DD}^2 EOT}{3.9e_0(2H_{FIN} + T_{FIN})l_{eff} T(V_{DD} - V_{th})} \quad (2) $$

其中，Ron是P型FinFET器件的有效电阻，CL是负载电容，T是转换时间，VDD是电源时钟电压，leff;p是有效空穴迁移率，Leff是有效沟道长度，Weff是FinFET的有效宽度，Cox是栅氧化层电容，e0是氧化物介电常数，EOT是等效栅介质厚度，分别对应[5]。

因此，可以推断出IPAL电路的开关能量由供电电压、负载电容和充电路径电阻等参数决定。

漏电流导致的能量耗散由以下公式给出

$$ E_{leak} = V_{DD}C W_{eff} n e^{-\frac{qV_{th}}{mkT_e}}pT \quad (3) $$

其中 $I_{leak}$为漏电流，n表示Fin数量，p表示漏电流流经器件时每周期的相位数，Te为环境温度，m为体效应系数，q为电子电荷，C为工艺参数，k为玻尔兹曼常数。将式（8）代入（9）可得

因此，IPAL电路的总耗散能量由

$$ E_{IERL} = \frac{2L_{eff} C_L^2 V_{DD}^2 EOT}{3.9e_0 (2H_{FIN} + T_{FIN})l_{eff} T (V_{DD} - V_{th})} + \frac{1}{2} C_L V_{th,p}^2 + V_{DD}C W_{eff} n e^{-(qV_{th}/mkT_e)}pT + E_{opn} \quad (4) $$

其中，$E_{opn}$ 是2N2P锁存器在绝热逻辑电路工作过程中消耗的工作能量。

在上述方程中，第一项表示充电周期内的绝热能量损失，该损失取决于 FP1和FN3器件的并联路径；第二项表示跨P型鳍式场效应晶体管器件的非绝热能量损失，该项与周期T以及充电路径电阻Ron无关；第三项表示漏电能量，在纳米级器件中占主导地位。

6. IPAL中的非绝热能量耗散

本节讨论了由于非绝热损耗而产生的能量耗散。这种耗散是由于以下原因引起的：（i）上拉网络中存在的放电FinFET，（ii）充电路径中存在的P型FinFET和N型FinFET，以及（iii）漏电流[3]。

(i) 放电鳍式场效应晶体管FN1和FN2位于上拉网络中，其栅极电容为$C_g ; Disch = W_{eff} L_{eff} Cox$。在等待阶段由于放电鳍式场效应晶体管引起的非绝热损耗由$E_{Disch} = (1/4)Cg ; Disch V_{DD}^2$给出，其中$E_{Disch}$ 是由于放电鳍式场效应晶体管所耗散的能量，且为四个阶段中某一阶段的平均能量值。该能量分量受放电鳍式场效应晶体管的有效宽度影响较大。

(ii) 考虑一个持续时间T的时钟周期，其中输出节点OUT为0伏，反相输出节点/OUT为高电平。假设输入条件使得在下一个时钟周期中相同的输出将再次出现，输出节点OUT保持在0伏，而反相输出节点/OUT从Vth上升至$V_{DD}, p$。另一方面，如果输出发生变化，则反相输出节点/OUT需要从$V_{th}, p$ 放电至地，同时输出节点OUT充电至$V_{DD}$。因此，P型鳍式场效应晶体管器件上的能量耗散为$E_{PFin} = (1/2)CL V_{th}^2 ; p +E_{opn}$。这当一个输出节点跟随功率时钟，而另一个输出节点处于0伏特时，会发生这种情况。该方程与时间周期和通道电阻无关。

7. IPAL中充电路径电阻的分析

在本节中，对IPAL的充电路径电阻进行了数学推导，并强调了 IPAL相较于其他现有绝热逻辑电路的优势。在评估阶段，当IN处于$V_{DD}$且/IN处于GND时，输出节点电容通过FP1和FN3进行充电。由于 FP1和FN3构成并联路径，IPAL的充电路径电阻小于其他现有同类电路。

IPAL的充电路径电阻由下式给出

$$ R_{IERL,ch} = \frac{1}{R_{FN3}} + \frac{1}{R_{FP1}} = \frac{R_{FN3}R_{FP1}}{R_{FN3} + R_{FP1}} \quad (5) $$

其中$R_{FN3}$和$R_{FP1}$分别是FN3和FP1的电阻。此处，$R_{FN3}$和$R_{FP1}$可表示为

$$ R_{FN3} = \frac{L_{eff}}{W_{eff} Cox l_{eff} (V_{DD} - V_{th,N})}; R_{FP1} = \frac{L_{eff}}{W_{eff} Cox l_{eff} (V_{DD} - V_{th,P})} \quad (6) $$

其中 $V_{th,N}$和 $V_{th,P}$分别是FN3和FP1 Fin‐FET的阈值电压。将式(5)代入式(6)并进一步简化后，IPAL的充电路径电阻为

$$ R_{IERL,ch} = \frac{L_{eff}}{W_{eff} Cox l_{eff}} \cdot \frac{1}{2V_{DD} - V_{th,P} - V_{th,N}} \quad (7) $$

$$ = \frac{L_{eff}}{2W_{eff} Cox l_{eff}} \cdot \frac{1}{V_{DD} - V_{TH}} \quad (8) $$

其中 $V_{TH} = \frac{V_{th,N} + V_{th,P}}{2}$

仅通过P型FinFET的充电路径的对应绝热逻辑电路（如2N2P和 2N2N2P）的充电路径电阻由以下给出

$$ R_{adia,ch} = \frac{L_{eff}}{W_{eff} Cox l_{eff} (V_{DD} - V_{th,P})} \quad (9) $$

比较公式(8)和公式(9)，IPAL在评估阶段形成的并联路径导致其 Ron相较于其他现有方案有所降低。

8. 使用IPAL设计的逻辑门

本节介绍了使用IPAL逻辑设计和操作与/与非门、2:1多路复用器以及T触发器电路。这些逻辑结构被选用是因为它们构成了CRC架构设计中最常用的模块。

8.1. 使用IPAL的组合电路设计

图5 显示了基于IPAL的AND/与非门的电路结构。假设 A,/A, B和 /B为输入及其互补输入。FN1‐FN2为放电鳍式场效应晶体管， FP1‐FP2为在恢复阶段使用的P型鳍式场效应晶体管。FN3‐FN4和 FN5‐FN6构成功能块。当两个输入 A和 B均为逻辑 高电平时，/OUT节点被拉低至地。该低电压使能FP2。在评估阶段，功率时钟通过鳍式场效应晶体管FP2连接到 OUT节点。因此，OUT=A与B，且/OUT = A与非B。

图6 显示了基于IPAL的2:1多路复用器的原理图。考虑A,/A, B、/B、S 和 /S 为输入及其互补输入，选择线 及其互补选择线。考虑第一种情况，当选择线S和输入A处于逻辑高电平，而输入B处于逻辑低电平时。鳍式场效应晶体管以S和A作为其输入导通。FN3、FN4、FN8 和 FN10 是在此情况下导通的相应鳍式场效应晶体管。输出节点OUT通过鳍式场效应晶体管FN3和FN4连接到个人电脑PC。因此，/OUT节点被充电至高电平状态。此时，反相输出节点/ OUT保持在0伏特，导致鳍式场效应晶体管FP1导通。FP1有助于将存储电荷从输出节点电容回收至个人电脑PC。

考虑第二种情况，当选择线S处于0伏特，输入A为逻辑高电平，输入B为0伏时。此时Fin‐FET器件FN3、FN4、FN8和FN9处于导通状态。通过FN8和FN9器件形成对输出节点电容的充电路径。在评估阶段，反相输出节点/OUT通过FP2、FN8和FN9进行充电。输出节点OUT的低电压在恢复阶段通过FP2形成恢复路径。总结如下：当S为逻辑高电平时， OUT跟随输入A；当S为逻辑低电平时，OUT跟随输入B。

8.2. 使用IPAL的时序电路设计

图7显示了基于IPAL的T触发器的原理图。假设T和/T为输入及其互补输入，Qn-1和/Qn-1为前一状态的输出，Qn和/Qn为当前状态的输出。如前一节所述，P型FinFET FP1/FP2作为恢复路径，用于从输出节点电容中泄放电荷。FN1和FN2是放电晶体管，用于在等待阶段为输出节点电容中的被困电荷提供泄放路径。假设Qn-1为逻辑低电平，/Qn-1为逻辑高电平，且输入T为逻辑高电平。这将使下拉网络中的N型FinFET FN5、FN6、FN7和FN10导通。在评估阶段，Qn节点通过FN5和FN6充电至PC。节点/Qn处于逻辑低电平，从而使P型FinFET FP1导通。此时，节点Qn通过FN5、FN6和FP1充电。在恢复阶段，存储在节点电容中的电荷通过FP1恢复到PC。这些触发器被用于实现一个5位绝热计数器。

9. 32位CRC架构的设计

循环冗余校验（CRC）是各种计算机网络和数据存储设备中常用的一种错误检测码，用于检测原始数据中的意外更改。由于物联网（IoT）领域的快速发展，存储和检索的数据量日益增加，因此对简单、低成本且可靠的错误检测码的需求也随之增长。32位CRC仍然是IEEE 802.3 （以太网）网络标准[27]中广泛使用的架构。

9.1. 循环冗余校验的原理

循环冗余校验中遵循的序列如下：

(i) 在i位信息码后添加r位冗余码，形成全长码(n, i)，表示为n(i + r)位。(ii) 设g(x)为指定码(n, i)的生成多项式。(iii) 基于生成多项式 g(x)为i位信息码生成校验码。(iv) 将校验码置于信息位之后。(v) 发送端将数据传输至接收器。(vi) 接收端对接收到的信息执行循环冗余校验计算，若产生的余数为零，则接收到的数据无错误。

9.2. 生成多项式的选择

正确选择生成多项式是设计基于循环冗余校验的错误检测系统的主要因素。文献中讨论了多种多项式[27],，其中许多适用于短字长数据。很少有多项式适用于相对较长字长的数据。IEEE 802.3 标准所采用的循环冗余校验多项式表示为

$$ x^{32} + x^{26} + x^{23} + x^{22} + x^{16} + x^{12} + x^{11} + x^{10} + x^8 + x^7 + x^5 + x^4 + x^2 + x + 1 $$

该多项式可用十六进制表示为0x82608EDB。该多项式的最高有效位（MSB）是8，由多项式表达式x32到x29推导而来。该多项式的最低有效位是B，对应于多项式系数$x^4 +x^2 + x$。生成多项式的有效性由相应多项式的权重W i 决定。这里，权重是指错误位出现的次数，包括扰动CRC值的错误，这些错误可能在给定多项式和特定数据字长度[28]下未被检测到。

9.3. 32位循环冗余校验架构的实现

本文提出了一种在设计中采用生成多项式的32位CRC架构。n位 CRC在其数据路径中包含n个由CRC切片组成的子模块。这些子模块分别由一个异或逻辑块和一个多路复用器构成。该设计类似于[8]中提出的CRC架构。设计中添加了缓冲器以实现正确的同步。控制单元以计数信号和数据位D(x)作为输入。当计数信号被使能时，计数器开始从‘ 00000’计数至‘11111’。输入数据通过多路复用器提供给CRC功能单元。计数器的输出用作多路复用器的选择线，将数据串行传输到CRC功能单元。在使用四相电源时钟的情况下，处理32位数据位需要32个电源时钟周期。换句话说，在使用四相电源时钟操作时，传输n位数据需要 n个电源时钟周期。同样地，当分别使用双相电源时钟和单相电源时钟时，CRC分别需要2n个和4n个电源时钟周期。[8]

计数器设计中的每一级包含一个T触发器和三个缓冲器。图8展示了 32位CRC架构的结构，其由控制单元和CRC功能单元组成。数据通过 32:1多路复用器提供给CRC架构。当最后一个数据位传输完成且计数器达到‘11111’时，经过32个周期后计算出CRC值。

9.3.1. 控制单元

控制单元由计数器和多路复用器组成。该计数器采用T触发器设计，具有两个输入端：计数（Count）和数据（Data），这两个输入端均为高电平有效。当计数和数据输入均为逻辑高电平时，计数器从00000开始计数。5位计数器包含5个级，每一级由一个T触发器和三个用于电源时钟同步的缓冲器组成。计数器的输出作为选择线连接到32:1多路复用器。数据通过多路复用器在计数器每次计数时送入CRC功能单元。

9.3.2. CRC功能单元

CRC功能块由CRC单元和生成多项式单元组成。CRC值根据指定的生成多项式的类型生成。物联网应用中选择的生成多项式是

$$ x^{32} + x^{26} + x^{23} + x^{22} + x^{16} + x^{12} + x^{11} + x^{10} + x^8 + x^7 + x^5 + x^4 + x^2 + x+ 1 $$

生成多项式单元由三十一个双输入AND门和随后的2:1多路复用器组成。32位CRC架构的十六进制值为0x82608EDB，对应于G(x)（g1 , g2 , g3…, g32 ）。AND门的输出作为选择线连接至多路复用器，用于选择零或输入数据与CRC最高有效位的异或值。然而，生成多项式单元的输出被反馈至CRC单元中的异或逻辑门。

图9 显示了两条前馈路径和一条反馈路径。CRC单元由一个异或逻辑门和一个多路复用器组成。异或门用于将生成多项式的输出馈送到 CRC单元，而2:1多路复用器则加载初始位加载值（0x3CAA406B），该值对应于b(x)（b 0, b 1 , b 2 , b3. .., b 31 ），适用于不同的比特率。异或门将前一位CRC值与生成多项式进行比较，2:1多路复用器选择输出

面向物联网系统应用的超低功耗IPAL CRC架构设计与分析

10. 基于IPAL的逻辑门仿真结果

本节分析基于鳍式场效应晶体管的绝热逻辑电路的效率。所有电路均基于30纳米鳍式场效应晶体管BSIMCMG模型进行设计和仿真[29]。表1列出了用于仿真目的的鳍式场效应晶体管器件的规格。电路在 Cadence Virtuoso EDA工具中进行仿真。所有电路的设计均采用1飞法拉的输出节点电容。IPAL的平均能耗与2N2P、2N2N2P和PFAL进行了比较。通过采用前述绝热模块设计CRC架构，验证了所提出逻辑的效率。此外，还分析了CRC架构设计中使用的子电路模块（如与/与非逻辑、2:1多路复用器和T触发器）的能效。

10.1. 反相器/缓冲器电路

在100兆赫频率下以0.9伏特作为电源时钟电压工作的2N2P、2N2N2P、PFAL、PAL和IPAL反相器/缓冲器在翻转输入和非翻转输入情况下的能量曲线如图10所示。从图中可以看出，当输入翻转时，PFAL存在输出节点浮空和漏电流问题。IPAL通过放电装置消除存储在输出节点电容中的冗余电荷，从而修正了浮节点问题。

在100兆赫频率下，翻转输入时2N2P、2N2N2P、PFAL、PAL、FinSAL和IPAL的能耗分别为361.7阿焦、372.8阿焦、368.3阿焦、240.8阿焦、248.2阿焦和241.6阿焦。尽管PAL在缓冲电路中能耗较低，但在复杂电路架构中，当频率值超过50兆赫时，浮空输出节点问题占主导地位。在非翻转输入期间，2N2P、2N2N2P和PFAL会在节点电容中产生未被利用的电荷，并传递到后续计算阶段。在100兆赫频率下，非翻转输入时2N2P、2N2N2P、PFAL、PAL、FinSAL和IPAL的能耗分别为306.8阿焦、318.5阿焦、320.4aJ、220.7阿焦、221.3aJ和221.3aJ。

图11展示了所考虑的反相器/缓冲器电路的输入‐输出瞬态特性。该图说明了2N2P、2N2N2P、PFAL和PAL绝热逻辑电路的局限性，以及 IPAL相对于现有绝热逻辑的优势。在2N2P和2N2N2P中，在评估阶段，只有当PC升高至超过P型FinFET的阈值电压时，器件才会导通，ON并且/OUT节点才开始跟随PC的变化。然而，在PAL、PFAL、FinSAL和 IPAL中，在评估阶段，P型FinFET和N型FinFET器件是并联连接的。当PC从0伏特开始上升至VDD时，/OUT节点通过在等待阶段已导通的N型FinFET器件跟随PC的变化。这有助于降低IPAL、PAL、FinSAL和PFAL逻辑电路的充电路径电阻Ron。在恢复阶段，/OUT节点继续跟随PC，直到PC下降至P型FinFET的阈值电压以下。在2N2P和2N2N2P结构中，即使恢复路径已断开，/OUT节点仍存在被困电荷，导致出现浮空输出节点。

在PFAL和PAL中，被困电荷会被带入下一周期的操作中，如果发生状态切换，将导致更多的能量耗散。然而，在IPAL中，输出节点中的电荷从不会被带入下一周期，而是在放电晶体管导通时被消除。在 FinSAL电路中，当等待阶段导通放电鳍式场效应晶体管时，存储在输出节点电容中的未使用电荷会通过路径释放到地。尽管FinSAL和IPAL在其设计中都利用放电鳍式场效应晶体管来释放来自输出节点电容的未使用电荷，但由于其设计中存在传输晶体管结构，IPAL相较于FinSAL消耗更低的能量。

10.2. 与/与非逻辑门

采用2N2P、2N2N2P、PFAL、FinSAL和IPAL绝热逻辑电路设计了与/与非门逻辑电路。这些电路在0.55V至0.9V的功率时钟电压范围以及100MHz至1GHz的频率范围内进行了仿真，以验证其在更宽的工作电压和频率值下的操作可行性。图12 描述了所考虑的绝热逻辑家族下与/与非逻辑门设计的能耗情况。

从图中可以看出，IPAL 比现有方案消耗的能量更低。在 100 兆赫频率下，其平均能耗为 0.33fJ，在 1吉赫频率下为 4.07fJ。然而，2N2P、2N2N2P、PFAL 和 FinSAL 电路在 100 兆赫下的能量耗散分别为 0.71fJ、0.79fJ、0.73fJ 和 1.28fJ。基于与门/与非门的 2N2P、2N2N2P、PFAL 和 FinSAL 电路在 1吉赫高频下的能耗分别为 4.64fJ、4.90fJ、5.21fJ 和 6.73fJ。表2 描述了在所述频率范围内与/与非逻辑电路的绝热增益值。2N2N2P 在低频范围内的绝热增益值较低。类似地，PFAL 在高频下使用较低的增益值。IPAL 在 100 兆赫频率下实现 10.74 的绝热增益值，在 1吉赫频率下为 1.84。

10.3. 2:1多路复用器

使用各种绝热逻辑电路设计的2:1多路复用器在100 MHz至1GHz频率范围内工作的能耗如图13所示。所有电路均在0.9伏特的功率时钟电压下工作。2N2P、2N2N2P、PFAL和FinSAL系列在100 MHz时的能耗分别为0.93fJ、1.06fJ、0.93fJ和0.81fJ，在1 GHz时分别为5.23fJ、5.37fJ、5.21fJ和5.89fJ。然而，基于IPAL的2:1多路复用器在100 MHz时消耗0.37飞焦，在1 GHz时消耗4.5飞焦。可以看出，与现有方案相比，IPAL消耗的能量非常少。

表3 显示了2:1多路复用器在100MHz至1GHz频率值范围内的绝热增益值。IPAL在100MHz、300 MHz下实现的增益值分别为8.50、7.05、4.16、2.44和 1.70，500兆赫、700兆赫和1吉赫，均高于其他电路 counterpart 所获得的增益值。

10.4. T触发器

采用IPAL逻辑设计的T触发器与使用2N2P、2N2N2P、PFAL和 FinSAL设计的T触发器进行了比较。在100兆赫频率下，2N2P、2N2N2P、PFAL和FinSAL的平均能耗分别为1.01飞焦、1.34飞焦、1.27飞焦和1.03飞焦。在1吉赫的高频率下，2N2P、2N2N2P、PFAL和 FinSAL的平均能量值分别为5.48飞焦、5.69飞焦、5.57飞焦和6.79飞焦。相比之下，IPAL在100兆赫时消耗0.34飞焦，在1吉赫时消耗4.7飞焦，远低于现有 counterparts。

从 图14可以看出，由于第10.1节中提到的原因，PFAL和FinSAL相比分析中考虑的所有其他电路消耗更多能量。在100兆赫频率下，IPAL比2N2N2P和PFAL分别节能47%和51%。IPAL在一系列频率范围内均表现出较高的能量效率，尤其是在较低频率下，其效率优势尤为显著。表4 列出了采用2N2P、2N2N2P、PFAL、FinSAL和IPAL设计的 T触发器的绝热增益值。IPAL在100兆赫、300兆赫、500兆赫、700兆赫、900兆赫和1吉赫下的增益值分别为15.96、15.90、15.62、14.98、13.72和13.41。从表中可以明显看出，基于IPAL的T触发器的增益值高于现有的其他方案。

10.5. 5位计数器

基于2N2P、2N2N2P、PFAL和IPAL的5位计数器所消耗的能量如 图15所示。该计数器在100MHz至1GHz的宽频率范围内，以0.9伏的电源时钟电压运行。

IPAL计数器在100兆赫、300兆赫、500兆赫、700兆赫、900兆赫和1吉赫下的能耗分别为9.40飞焦、11.32飞焦、14.34飞焦、19.65飞焦、21.03飞焦和27.21飞焦。2N2P、2N2N2P、PFAL和FinSAL的能耗分别为12.04飞焦、13.36飞焦、12.96飞焦和12.70飞焦。然而，IPAL在 100兆赫频率下消耗的能量最低，为9.40飞焦。表5比较了采用IPAL设计的5位计数器与其他本文考虑方案的绝热增益值。

11. 基于IPAL的32位CRC的仿真结果

本节讨论了在不同工作参数条件下运行32位CRC架构时验证IPAL能效的情况。通过改变频率、电容和电源时钟电压幅值，并分析其对能量值的影响。该绝热CRC架构在0.9伏特的电源时钟电压下，负载电容为1飞法拉时，以从100兆赫到500兆赫的宽频率范围运行。

图16 展示了使用各种绝热逻辑电路设计CRC架构时所消耗的能量。从图16，2N2P在500兆赫下消耗6.12皮焦的能量，2N2N2P消耗6.33皮焦，PFAL消耗6.67皮焦能量，FinSAL消耗7.13皮焦。另一方面，IPAL在32个时钟周期内消耗5.79皮焦的能量。显然，所提出的IPAL在100兆赫至500兆赫的频率范围内，相较于所有其他现有技术消耗更少的能量。

为了分析负载性能特性，在不同扇出特性下，对采用绝热电路实现的32位CRC设计在100兆赫频率下工作，并且负载电容从10飞法变化到50飞法的情况进行了分析。图17展示了绝热电路在不同负载电容数值下的能量耗散情况。在10飞法的负载电容下，2N2N2P和PFAL在较低电容下分别消耗2.78皮焦和3.14皮焦的能量。PFAL和FinSAL是上述电路中能耗最高的绝热电路。IPAL在10飞法时消耗1.94皮焦，远低于所有其他对应电路。图18展示了32位CRC架构在0.6伏至0.9伏的电源时钟电压范围内、频率为100兆赫时的能耗情况。IPAL在0.6伏时消耗0.21皮焦，而2N2P、2N2N2P、PFAL和FinSAL分别消耗0.86皮焦、0.89皮焦、1.24皮焦和1.19皮焦。从图18可以看出，采用IPAL设计的 CRC架构所消耗的能量明显低于上述各对应电路。在较高的0.9伏电源时钟电压下，基于IPAL的CRC架构消耗1.54皮焦，低于采用2N2P、2N2N2P、PFAL和FinSAL电路设计的CRC架构所消耗的1.91皮焦、2.18皮焦、2.64皮焦和2.75皮焦。

12. 结论

本文提出了一种基于FinFET的新型绝热逻辑，称为由四相电源时钟源驱动的改进型传输管绝热逻辑（Improved Pass‐transistor Adiabatic Logic, IPAL）。对于复杂电路，该逻辑能够工作在高达500 MHz的频率。IPAL以最低能耗实现了高性能效率，这得益于设计中所用FinFET数量较少，以及从逻辑输出节点电容中更高效地回收未使用电荷。相较于2N2N2P和PFAL设计，IPAL通过消除额外的 NMOS锁存器并采用放电晶体管，显著提升了性能。本文推导了IPAL的能量特性、非绝热损耗模型以及充电路径电阻数值，并通过与2N2P、2N2N2P、PFAL和FinSAL电路的对比验证了IPAL电路的能量效率。设计并分析了组合逻辑块和时序电路以验证其效率。基于IPAL的与/与非逻辑门相较于其对应结构分别提高了53%、78%、54%和58%的效率。通过采用30纳米鳍式场效应晶体管模型设计面向物联网应用的32位 CRC架构，对IPAL电路进行了验证。在500兆赫频率下，基于IPAL的32位CRC架构相较于2N2P、2N2N2P、PFAL和FinSAL对应结构分别节能12%、18%、25%和29%。IPAL在广泛频率范围内均表现出优异性能，能耗极低。从100兆赫到500兆赫。因此，IPAL通过减少器件数量、降低瞬态过程并提高电荷恢复能力，实现了更低的能耗。

表2 与/与非逻辑的绝热增益值。
绝热逻辑家族
2N2P
2N2N2P
PFAL
FinSAL
IPAL

表3 2:1多路复用逻辑的绝热增益值。
绝热逻辑家族
2N2P
2N2N2P
PFAL
FinSAL
IPAL

表4 T触发器的绝热增益值
绝热逻辑家族
2N2P
2N2N2P
PFAL
FinSAL
IPAL

表5 计数器的绝热增益值。
绝热逻辑家族
2N2P
2N2N2P
PFAL
FinSAL
IPAL