1. STM32 CAN外设寄存器体系深度解析

CAN（Controller Area Network）总线在工业控制、汽车电子和嵌入式实时系统中承担着高可靠性通信的核心角色。STM32系列MCU将CAN控制器深度集成于片上系统，其寄存器映射并非简单的线性排列，而是一套具备明确功能边界、状态反馈机制与配置依赖关系的硬件抽象层。理解这套寄存器体系，是实现稳定CAN通信、调试报文收发异常、优化实时响应能力的前提。本节不依赖任何开发环境图形界面，仅从数据手册定义出发，结合实际工程约束，逐层剖析CAN外设的关键寄存器组及其内在逻辑。

1.1 主控制寄存器（CAN_MCR）：模式切换与全局使能

CAN_MCR （Master Control Register）位于CAN寄存器块起始偏移地址 0x00 ，是整个CAN模块的“总开关”与“模式中枢”。其核心作用并非直接参与报文处理，而是为后续所有操作建立合法的硬件上下文。该寄存器中，工程师必须精确掌控的唯一位是 位0（INRQ，Initialization Request） 。

• INRQ = 1 ：向CAN控制器发出初始化请求。此操作会强制控制器退出当前工作状态（无论处于正常模式、睡眠模式或错误状态），进入 初始化模式（Initialization Mode） 。在此模式下，所有与报文收发、过滤器配置、波特率设置相关的寄存器均被解锁，允许软件进行写入。这是执行任何配置变更（如修改BTR、配置过滤器、清空FIFO）前的 强制前置步骤 。
• INRQ = 0 ：初始化请求撤销。控制器在完成内部状态同步后，将根据 CAN_MCR 中其他位（如 SLEEP 、 DBF ）的设置，自动切换至目标工作模式。若 SLEEP=0 且无其他异常，则进入 正常工作模式（Normal Mode） ，此时CAN总线开始监听并响应网络上的报文。

必须强调， 对 CAN_MCR 的任何写操作都必须在初始化模式下进行 。尝试在正常模式下修改BTR或过滤器寄存器，硬件将忽略该写入，导致配置失效——这是初学者最常见的“配置不生效”问题根源。此外， CAN_MCR 还包含 SLEEP （睡眠请求）、 DBF （调试冻结）等位，但在绝大多数应用中， INRQ 是唯一需要主动操控的位。其余位的状态通常由启动流程或调试需求决定，不应在常规通信逻辑中随意更改。

1.2 位时序寄存器（CAN_BTR）：波特率与同步精度的物理基石

CAN_BTR （Bit Timing Register）是CAN通信可靠性的物理基础，其值直接决定了节点能否在总线上与其他节点正确采样、同步。它不存储一个“波特率数值”，而是通过一组时钟分频参数，将APB1总线时钟（通常为36MHz或45MHz）精确分割为CAN协议所需的最小时间单位—— 时间量子（Time Quantum, TQ） 。 CAN_BTR 的配置是一个典型的“时序预算”过程，需严格遵循CAN协议规范。

CAN_BTR 的结构如下（以STM32F1/F4/F7通用定义为准）：
- 位31:24 (BRP[9:0]) ：波特率预分频器（Baud Rate Prescaler）。此10位字段决定一个TQ占用多少个APB1时钟周期。例如，APB1时钟为36MHz，若 BRP=8 ，则一个TQ = (8+1) * (1/36MHz) ≈ 250ns 。注意，硬件自动加1是设计特性，软件写入值即为 BRP-1 。
- 位23:20 (TS1[3:0]) ：时间段1（Time Segment 1）长度。此4位定义TQ在采样点前的持续时间，涵盖同步段（SYNC_SEG，固定为1TQ）和传播段（PROP_SEG）及相位缓冲段1（PHASE_SEG1）的总和。 TS1 值越大，采样点越靠后，抗干扰能力越强，但总线最大传输距离缩短。
- 位19:16 (TS2[3:0]) ：时间段2（Time Segment 2）长度。此4位定义采样点后的TQ数量，即相位缓冲段2（PHASE_SEG2）。 TS2 必须满足 TS2 >= TS1 且 TS2 >= 3 ，以确保足够的重同步窗口。
- 位15:14 (SJW[1:0]) ：重新同步跳跃宽度（Synchronization Jump Width）。此2位定义在重同步事件中，TS1或TS2可被动态调整的最大TQ数。 SJW=1 （即值为1）是绝大多数应用的推荐设置，提供基本的时钟容错能力。
- 位13:12 (LBKM, SILM) ：测试模式控制位。 LBKM=1 启用环回静默模式（Loop Back Silent Mode），用于纯软件测试； SILM=1 启用静默模式（Silent Mode），控制器只监听不发送，用于总线诊断。 在正常通信中，此两位必须清零 。

以实现 500 kbps 标准波特率为例（APB1=36MHz）：
1. 计算所需总TQ数： TQ_total = 36,000,000 / (500,000 * (1 + SJW)) ≈ 16 （取整，因 SJW 影响重同步范围，此处按 SJW=1 计算）。
2. 分配TQ：典型分配为 TS1=8 , TS2=7 , SJW=1 ，满足 TS1+TS2+1=16 （ +1 为SYNC_SEG）。
3. 计算 BRP ： BRP = (36,000,000 / (500,000 * 16)) - 1 = 4.5 - 1 = 3.5 → 不可行。需调整分配，常见有效组合为 TS1=8 , TS2=7 , SJW=1 ，则 TQ_total=16 ， BRP = (36,000,000 / (500,000 * 16)) - 1 = 3.5 → 取 BRP=3 （对应 BRP[9:0]=0x003 ），实际波特率微调为 36,000,000 / ((3+1)*16) = 562.5kbps ，超出容差。更优解是 TS1=13 , TS2=2 , SJW=1 , BRP=3 ， TQ_total=16 ，波特率= 36,000,000/((3+1)*16)=562.5kbps 仍超。最终标准解为 TS1=8 , TS2=7 , SJW=1 , BRP=4 （ BRP[9:0]=0x004 ）， TQ_total=16 ，波特率= 36,000,000/((4+1)*16)=450kbps ，接近500kbps。 实践中，应使用ST官方提供的 CAN_CalculateBaudRate 工具或查阅《STM32参考手册》附录中的波特率配置表，而非手动心算 。关键在于理解 BRP 、 TS1 、 TS2 、 SJW 四者如何协同构成一个完整的位时间，而非记忆某个固定数值。

1.3 发送邮箱与接收FIFO寄存器：报文数据的物理载体

CAN控制器内部采用“邮箱（Mailbox）”机制管理报文。STM32标准库（HAL/LL）将其抽象为发送邮箱（Tx Mailbox）和接收FIFO（Rx FIFO），但底层寄存器映射清晰反映了硬件资源的静态分配。

1.3.1 标识符寄存器（CAN_TI0R / CAN_TI1R / CAN_TI2R）

此寄存器（ Transmit Identifier Register ）是发送邮箱的“地址簿”，决定了报文将被发送到总线上的哪个ID。其结构高度依赖于ID类型：

• 标准帧（Standard Frame, IDE=0） ：
• 位31:21： STID[10:0] —— 存储11位标准标识符（0x000–0x7FF）。
• 位20:16： EXID[17:13] —— 保留， 必须清零 。
• 位15： IDE —— 标识符扩展位， 必须为0 。
• 位14： RTR —— 远程传输请求位，0表示数据帧，1表示远程帧。
• 位13:0： EXID[12:0] —— 保留， 必须清零 。

例如，发送ID为 0x123 的标准数据帧， CAN_TIxR 应写入： 0x00C30000 （ STID=0x123 , IDE=0 , RTR=0 ）。

• 扩展帧（Extended Frame, IDE=1） ：
• 位31:18： EXID[17:0] —— 存储18位扩展标识符高位（ EXID[17:13] ）与低位（ EXID[12:0] ）的组合。
• 位17： IDE —— 必须为1 。
• 位16： RTR —— 同上。
• 位15:0： STID[10:0] —— 此时无效， 必须清零 。

例如，发送ID为 0x12345678 的扩展数据帧， CAN_TIxR 应写入： 0x004D24C0 （ EXID=0x12345 , IDE=1 , RTR=0 ，经位域重组计算得出）。

关键工程实践 ：在代码中，绝不可直接对 CAN_TIxR 进行裸写。必须通过 CAN_TxHeaderTypeDef 结构体（HAL库）或位操作宏（裸机）来构造，确保 IDE 、 RTR 、保留位等符合协议要求。一次错误的位设置，会导致报文被总线仲裁拒绝或被其他节点丢弃。

1.3.2 数据长度与时间戳寄存器（CAN_TDT0R / CAN_TDT1R / CAN_TDT2R）

Transmit Data Length and Time Stamp Register 承载两个独立信息：
- 位15:8 (DLC[3:0]) ：数据长度码（Data Length Code），指示本报文携带的数据字节数（0–8）。 DLC值必须与实际写入数据寄存器的字节数严格一致 。若DLC=3但只写了2个字节，接收方将依据DLC=3解析，导致数据错位；若DLC=5但只写了3个字节，剩余2字节内容为寄存器上次残留值，引发不可预测行为。
- 位31:16 (TIME[15:0]) ：时间戳（Time Stamp）。当 CAN_MCR 中 DBF=1 （调试冻结）且 CAN_BTR 中 SILM=0 时，此字段记录报文被提交至发送队列的时刻（以TQ为单位）。在正常模式下，此字段无意义，读取返回0。

1.3.3 数据寄存器（CAN_TDL0R / CAN_TDL1R / CAN_TDL2R 和 CAN_TDH0R / CAN_TDH1R / CAN_TDH2R）

报文数据被拆分为两个32位寄存器存储，以适配32位总线：
- CAN_TDLxR （低字节寄存器）：存储 data[3:0] （第0–3字节）。
- CAN_TDHxR （高字节寄存器）：存储 data[7:4] （第4–7字节）。

数据字节顺序为小端（Little-Endian）。例如，发送数据 {0x01, 0x02, 0x03, 0x04, 0x05, 0x06, 0x07, 0x08} ：
- CAN_TDLxR = 0x04030201
- CAN_TDHxR = 0x08070605

重要限制 ：CAN协议规定单帧最多8字节，因此 DLC 最大为8。试图通过DMA或循环写入超过8字节，硬件将截断，仅发送前8字节。

1.3.4 接收FIFO寄存器（CAN_RI0R / CAN_RI1R 等）

接收路径使用FIFO（先进先出）结构，STM32通常提供FIFO0和FIFO1两个独立通道，可分别配置不同的过滤器关联。 CAN_RIxR （Receive Identifier Register）结构与 CAN_TIxR 完全相同，用于存储接收到的报文ID，并同样区分标准/扩展帧。其 IDE 和 RTR 位反映了接收报文的实际类型，是软件判断报文属性的唯一依据。

1.4 过滤器组寄存器：报文筛选的硬件防火墙

CAN总线是广播式网络，所有节点监听所有报文。过滤器（Filter）是硬件级的“门卫”，决定哪些报文能进入CPU的接收FIFO，哪些被直接丢弃。STM32的过滤器组（Filter Bank）是可编程的比较单元，其配置复杂度远超发送配置，是CAN应用中最易出错的环节。

1.4.1 过滤器模式与位宽寄存器（CAN_FM1R / CAN_FS1R）

• CAN_FM1R （Filter Mode Register）：为每个过滤器组（Bank）选择工作模式。
• FM[x] = 0 ： 标识符屏蔽位模式（Identifier Mask Mode） 。此模式下，一个过滤器组由两个32位寄存器（ CAN_FiR0 和 CAN_FiR1 ）组成，其中一个存ID，另一个存“掩码”。只有当报文ID与存储ID的对应位，在掩码为1的位置上完全相等时，报文才被接受。这是最常用、最灵活的模式，适用于一对多通信（如一个ECU接收多个传感器ID）。

• FM[x] = 1 ： 标识符列表模式（Identifier List Mode） 。此模式下，一个过滤器组的两个寄存器均存储有效的ID。报文ID只要与 CAN_FiR0 或 CAN_FiR1 中的任一ID完全匹配，即被接受。此模式适合接收少量、离散的特定ID。

• CAN_FS1R （Filter Scale Register）：为每个过滤器组选择位宽。

• SF[x] = 0 ： 32位宽（32-bit scale） 。整个32位寄存器用于一个ID/掩码。在屏蔽位模式下， CAN_FiR0 存ID， CAN_FiR1 存掩码；在列表模式下， CAN_FiR0 和 CAN_FiR1 各存一个ID。
• SF[x] = 1 ： 16位宽（16-bit scale） 。每个32位寄存器被拆分为两个16位字段。在屏蔽位模式下， CAN_FiR0[31:16] 存ID1， CAN_FiR0[15:0] 存Mask1， CAN_FiR1[31:16] 存ID2， CAN_FiR1[15:0] 存Mask2，从而一个过滤器组可同时匹配两对ID/掩码。这极大提升了过滤效率，是高性能应用的首选。

工程约束 ： CAN_FM1R 和 CAN_FS1R 只能在 初始化模式（INRQ=1） 下配置，且一旦配置完成，在整个运行期间不可更改。这意味着在项目设计初期就必须规划好过滤策略——是用少数几个32位宽的屏蔽位过滤器，还是用较多16位宽的过滤器来覆盖更多ID。

1.4.2 过滤器FIFO关联寄存器（CAN_FFA1R）

Filter FIFO Assignment Register 是过滤器与接收FIFO之间的“路由表”。每个过滤器组对应 CAN_FFA1R 中的一位（ FA[x] ）：
- FA[x] = 0 ：该过滤器组的匹配报文被分配至 FIFO0 。
- FA[x] = 1 ：该过滤器组的匹配报文被分配至 FIFO1 。

此设计允许软件将不同优先级或来源的报文分流。例如，将所有关键控制报文（ID 0x100–0x1FF）关联到FIFO0，将所有诊断报文（ID 0x700–0x7FF）关联到FIFO1，然后在中断服务程序中分别为两个FIFO编写独立的处理逻辑，避免高优先级报文被低优先级报文阻塞。

1.4.3 过滤器激活寄存器（CAN_FA1R）

Filter Activation Register 是过滤器组的“电源开关”。每个过滤器组对应 CAN_FA1R 中的一位（ ACT[x] ）：
- ACT[x] = 1 ：激活该过滤器组，使其开始工作。
- ACT[x] = 0 ：禁用该过滤器组，所有报文均不经过此组筛选。

关键规则 ：一个过滤器组必须同时满足三个条件才能生效：(1) 在 CAN_FM1R / CAN_FS1R 中已配置模式与位宽；(2) 在 CAN_FFA1R 中已指定FIFO；(3) 在 CAN_FA1R 中已被激活。缺一不可。调试时若发现报文未被接收，应按此顺序逐一检查这三个寄存器的状态。

1.4.4 过滤器组寄存器（CAN_FiR0 / CAN_FiR1）

这是过滤器的“核心数据区”，其含义完全由 CAN_FM1R 和 CAN_FS1R 共同决定。以最常用的 32位宽屏蔽位模式 为例：
- CAN_FiR0 ：存储期望匹配的标识符（ID）。
- CAN_FiR1 ：存储对应的掩码（Mask）。
- 掩码位为1：要求ID对应位必须严格匹配。
- 掩码位为0：ID对应位可为任意值（通配符）。

例如，要接收所有ID以 0x123 开头的标准帧（即ID范围 0x12300 – 0x123FF ），可设置：
- CAN_FiR0 = 0x00123000 （ STID=0x123 , IDE=0 , RTR=0 ）
- CAN_FiR1 = 0x001FE000 （掩码 0x1FE000 ，其中 STID[10:0] 的高7位（ 123 的二进制 100100011 ，共9位）被置1，低4位（对应 00 – FF ）置0， IDE 和 RTR 位也置1以确保帧类型匹配）

1.5 状态寄存器（CAN_MSR / CAN_TSR / CAN_RF0R / CAN_RF1R）：运行时的健康仪表盘

状态寄存器是软件与硬件沟通的“神经末梢”，提供实时、无歧义的运行反馈。它们只读，且其位域含义与具体操作强相关。

1.5.1 主状态寄存器（CAN_MSR）

Master Status Register 提供模块级概览：
- 位0（INAK） ：初始化确认位。当 CAN_MCR 中 INRQ=1 后，硬件需要若干APB1时钟周期完成内部复位。 INAK=1 表明控制器已成功进入初始化模式，此时方可安全配置BTR、过滤器等。 绝不可在 INAK=0 时进行配置 。
- 位1（SLAK） ：睡眠确认位。与 INRQ 类似，用于确认睡眠模式进入。
- 位8（RX） ：接收活动位。 RX=1 表示当前有报文正在被接收（非FIFO满，而是物理层采样中）。
- 位9（TX） ：发送活动位。 TX=1 表示当前有报文正在被发送。

1.5.2 发送状态寄存器（CAN_TSR）

Transmit Status Register 聚焦于三个发送邮箱（TxMailbox）的个体状态：
- 位26:24（TME[2:0]） ：邮箱空闲位（Tx Mailbox Empty）。每位对应一个邮箱（ TME2 对应Mailbox2，依此类推）。 TME[x] = 1 表示该邮箱为空闲，可接受新的发送请求； TME[x] = 0 表示该邮箱正忙（报文已提交，等待发送或正在发送）。 这是轮询发送的唯一可靠依据 。 HAL_CAN_AddTxMessage 函数内部即通过轮询 TME 位来寻找空闲邮箱。
- 位27（LOW） ：最低优先级位。当三个邮箱均非空闲时，此位指示当前优先级最低的邮箱编号，可用于调试仲裁逻辑。

1.5.3 接收FIFO状态寄存器（CAN_RF0R / CAN_RF1R）

Receive FIFO 0/1 Register 为每个FIFO提供关键指标：
- 位7:0（FMP[7:0]） ：FIFO报文数量（FIFO Message Pending）。这是一个3位计数器（实际为 FMP[2:0] ），指示当前FIFO中待处理的报文数量（0–3）。 这是中断服务程序中循环读取FIFO的终止条件 。伪代码如下：
c uint8_t fmp = READ_REG(CAN->RF0R) & CAN_RF0R_FMP; for(uint8_t i = 0; i < fmp; i++) { // 读取CAN_RIxR, CAN_RDTxR, CAN_RDLxR, CAN_RDHxR // 处理报文 // 清除FIFO标志（见下文） }
- 位3（FULL） ：FIFO满标志。 FULL=1 表示FIFO已满（3个报文），新报文将被丢弃。这是严重的性能瓶颈信号，意味着CPU处理速度跟不上总线流量，必须优化中断处理逻辑或增加FIFO深度（若硬件支持）。
- 位2（FOVR） ：FIFO溢出标志。当 FULL=1 后仍有新报文到达， FOVR 被置1，且该报文丢失。 FOVR 是 FULL 的“后果”，两者常同时出现。
- 位1（RFOM） ：释放FIFO邮箱（Release FIFO Mailbox）。此位是 写1清除（Write-One-to-Clear, W1C） 位。在读取完一个FIFO报文后， 必须向此位写1 ，才能将该报文从FIFO中移除，为下一个报文腾出空间。遗漏此步，FIFO将永远卡在 FMP=1 ，后续所有报文均被丢弃。这是另一个高频致命错误。

1.6 寄存器操作的时序与陷阱：从理论到实践的鸿沟

寄存器配置的理论逻辑清晰，但工程落地充满隐性陷阱。以下是基于多年实战总结的关键经验：

• 初始化模式的“双保险”检查 ：在设置 CAN_MCR 的 INRQ=1 后，必须轮询 CAN_MSR 的 INAK 位，直至其变为1。某些时钟配置下， INAK 置位存在延迟。直接在 INRQ 写入后立即配置BTR，可能导致配置失败。
• 过滤器配置的“原子性” ：配置一个过滤器组涉及 CAN_FM1R 、 CAN_FS1R 、 CAN_FFA1R 、 CAN_FiR0 、 CAN_FiR1 、 CAN_FA1R 共6个寄存器。必须确保这些写入操作在 INRQ=1 期间全部完成，且在 INRQ=0 前完成。任何中间被打断（如高优先级中断），都可能留下半配置状态，导致过滤行为异常。
• 状态位的“瞬态”本质 ： CAN_TSR 的 TME 位和 CAN_RFxR 的 FMP 位是硬件实时更新的。在中断服务程序中，若在读取 FMP 后、循环处理前，又有一个报文到达并被存入FIFO， FMP 值会自增。因此，最佳实践是 在进入循环前读取一次 FMP ，并以此为循环上限 ，而非在每次循环中都重新读取。
• “写1清除”的血泪教训 ： CAN_RFxR 的 RFOM 位、 CAN_TSR 的 RQCP[x] （请求完成）位等，均为W1C位。向其写0无效，写1则清除。曾有项目因误写 RFOM=0 ，导致FIFO永久堵塞，设备上线后通信完全中断，排查耗时两天。务必在代码注释中醒目标注所有W1C位。
• 时钟树的隐形依赖 ：CAN外设挂载在APB1总线上。若在 RCC 配置中错误地关闭了APB1时钟，或未正确使能 RCC_APB1Periph_CAN1 ，所有CAN寄存器读写都将返回0或产生总线错误，且无任何明确报错。这是硬件初始化阶段最隐蔽的故障源。

理解这些寄存器，不是为了背诵位定义，而是为了构建一个清晰的硬件心智模型：CAN控制器是一个由模式寄存器（MCR）控制状态、由时序寄存器（BTR）定义物理层、由邮箱/寄存器（TIxR/TDTxR/TDLxR/TDHxR）承载数据、由过滤器组（FiR0/FiR1）实施筛选、并由状态寄存器（MSR/TSR/RFxR）提供反馈的完整闭环系统。每一个寄存器都是这个闭环中不可或缺的一环，其配置与操作必须遵循严格的时序和逻辑依赖。唯有如此，才能将CAN总线从一个“能用”的外设，转变为一个“可靠、可控、可调试”的核心通信引擎。